JPS5941059A - 到来信号の平方根を求めるための回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一般的には到来電圧信号の平方根を求めるため
杷の回路に関し、詳しくいうと、その構成素子の精度レ
ベルより高い精度レベルを与える開平回路に関する。

ｎ＃Ｉ演算は計装システムにおいてしばしは出てくる。

たとえソフトウェア技術がこれら演算に使用できても、
多くの応用においてプリグラム記憶式計算機システムを
使用してこれら演ｎな実行することは経済的にうまくゆ
かない。このために、また半導体技術の急速な進歩のた
めに、ディジタル技術および方法が計装システムにおい
て非常に重要となっている。かくして、ハードウェアシ
ステムが現在は多くの特別の算術演算を実行している０ ハードウェアに関して、加算、減算、乗算、および他の
３９［？ｆｉｉ機能を実行するようにレート乗算器が他
の回路構成素子とともに構成できる。これら回路のきひ
しい制限は、精度を上げるためにはより大きなディジタ
ルワードサイズを使用しなければならないということで
ある。このことは必要とする回路を対応的に増大ざゼ、
また処理が直列態様で行なわれるので処理時間の増大を
まねく。その上、多くの場合に、ハードウェアは大部分
の計装システムと合致しないディジタル入力および出力
形式を要求する。

上述のことから、比較的小さなワードサイズを使用し、
しかも高精度を有し、さらにアナログ人力および出力形
式と合致する開平回路を開発することが待望されている
。

本発明は従来技術に関連した上記問題ならびに他の問題
を、高精度の、しかも比較的小さなワードサイズを使用
する開平器回路を提供することによって解決するもので
ある。この回路は縦続形態に接続された一対の４ピツト
レ一ト乗算器を使用する。これらレート乗算器の周波数
（等測的には出力デユーティサイクル）を制御するため
に４ビツトアツプ／ダウンカウンタが使用される。アッ
プ／ダウンカウンタの数の二乗に関係する縦続接続形態
の第２のレート乗算器のデユーティサイクルは第１のロ
ーパスフィルタによってアナログ信号に変換され、℃圧
コンパレータにより到来信号と比較される。コンパレー
タの出力はアップ／ダウンカウンタの動作を制御するた
めに使用される。

二乗されるカウンタ値が入力電圧を追跡している限り、
縦続接続形態の＠１のレート乗算器の出力デユーティサ
イクルは、その後第２のローパスフィルタによってアナ
ジグ形式に及換される入力信号の平方根に関係する。

第１の四−バスフィルタの出力に、到来信号と比較する
前に、小さムランブ（傾余１波）信号を加えることによ
りて、４ビツト以上の精度が回路の出力に優られる。こ
のランプ信号は所接する４ピツ）ＬＳＢ（最下位ビット
）レベル間のこの比較にディサ技法（小さな振動）を施
こし、アップ／ダウンカウンタを真の値の差に比例する
デユーティサイクルで真のレベルに関して振動させる。

このディザは第２のローパスフィルタによって平滑化さ
れ、４ビツト以上の精度を有する平方根アナログ信号が
得られる。

以下、本発明の好ましい実施例について添付図面を参照
して詳細に説明する。なお、添付図凹は本発明の好まし
い実施例を記載する目的のためのものであり、本発明を
これに限定することを意図するものではない。第１図は
開平を達成するのに必要な回路１０の概略囚である。こ
の開平回路１０はクロック発生器１２．４ピツトアツプ
／ダウンカウンタ１４．４ビツトレート乗算器１６およ
び１８、ローパスフィルタ２０および２２、ランプ整形
回路２４、加算回路２６、電圧コンパレータ２８、およ
びインバータ３０よりｍ成されている。

第１図から理解できるように、４ビットアップ／ダウン
カウンタ−４の出力（Ｑ　ないしＱＤ）は４ビツトレー
ト乗算器１６および１８に対する入力ＡないしＤにそれ
ぞれ接続されている。クロツク発生器１２の０１出力は
ランプ整形回路２４０入力に接続されている。クロック
発生器１２のＣ１出力は４ビツトレート乗算器１６のク
ロック（ＣＬＫ）およびストローブ（ＳＴ）入力に、な
らびに４ビツトレート乗算器１８のスト四−プ（ＳＴ）
入力に接続されている。４ビツトレート乗算器１６の出
力は４ビツトレート乗算器１８のクロック（ＣＬＫ）入
力に接続されており、従ッてこれらレート乗算器ｉ６．
．ｉａを縦続接続形態におく。乗算器１６の出力はロー
パスフィルタ２２にも接続されており、このローパスフ
ィルタ２２の出力は回路１０の出力でもある。４ビツト
レート乗ｎ器１８の出力はローパスフィルタ２０に接続
されており、このローパスフィルタ２０の出力はランプ
整形回路２４の出力とともに加算回路２６の入力に接続
される。加算回路２６の出力は電圧フンパレータ２８の
正入力に接続され、また回路人力′重圧信号が電圧コン
パレータ２８の負入力に供給される。電圧コンパレータ
２８のｔＪｓ　力は４ビツトアツプ／ダウンカウンタ１
４のアップ入力（Ｕ　Ｐ　）に接続され、かつまた、イ
ンバータ３ｕの入力にも接続されている。インバータ３
０の出力はカウンタ１４のダウン入力（ＤＮ）に接続さ
れている。り四ンク発生器１２のＣ３出力はこの方ソシ
タ１４のクロック（ＣＬ　Ｋ　）入力に接続されＣいる
。

４ビツトレート乗算器１６および１８を縦続形態に接続
することによって、乗算器１８の出力デユーティザ・ｆ
クルはアップ／ダウンカウンタ１４の値の二乗に関係し
、他方、乗算器１６の出力デユーディサイクルはカウン
タ１４の値に関係する。

かくして、カウンタ１４はレート乗算Ｎ１６．１Ｂの出
力デューテイザイクルを制御するために使用され、これ
ら乗算器１６．１８の出力デューテイザイクルはカウン
タ１４の値およびカウンタ１４の値の二乗に関係する。

上記回路の動１・「は次の通りである。クロック発生器
１２は４ビツトレート乗算器１６に周波数Ｆ。

を供給する。この周波？＝　Ｆ　１は代表的にはクリス
タル制御されるが、しかし他の形式の安定な発振器から
のものでもよい。４ビツトレート乗ｊＸ器１６の出力は
次式によって周波数Ｆ！に関係する周波′ＪＩＩＦ　２
である。

１に こでｎは４ビツトアツプ／ダウンカウンタ１４から出力
される４ビツト２進数である。４ビツトレート乗算器１
８の出力は次式によって与えられる周波数Ｆ、である。

この式にＦ、を代入すると、 ローパスフィルタ２０および２２は積分によって周波数
信号をアナログレベルに変換する。第２し１はｎの値が
１０であるとして図示した４ビツトレート乗ｎ器１６の
出力の代表的波形を例示するものである。この波形のフ
ィルタされた値、すなわち平均値は、１６のパルスが存
在するときにＶＢＥｐ　　’１％圧レベルの１／２であ
り、ｎが１６より小さい場合には比例的に小さくなる。

４ビツトレート乗算器１８はその出力に２５６までのノ
ぐルスを・発生できる。

ローバスフ・ｒルタ２０は４ビツトレート乗算器１８か
ら平均電圧レベルを提供するＯこのレベルは基準電圧お
よυｎ２に依存し、かつクロック発生器１２の周波数Ｆ
１　とは無関係である。

ローパスフィルタ２２は４ビツトレート乗算器１６から
の波形に存在する平均電圧レベルを引き出す。この平均
値は１６の存在し得るパルス群当りに存在するパルスの
数に比例する。従って、この出力ｍ圧Ｅ、は Ｅ　６　＝Ａ　Ｆ　ｔ となる。ここで、Ａは比例定数であるＯ　Ｅｌｌ　と回
路人力Ｅｉとの関係は ｇｉ二ＢＦ。

　５６ １６ 上式で唯一のｆ＆はｎの値である。従って、ＥＯ＝　Ａ
、厄 ここで、八１は４ビツトレート乗算器１６の出力波形の
菟圧振幅と個々のパルスの幅とによって仄定される比例
定数である。

ディザ技法なしの回路１ｏの動仰を考えると、ローハス
フィルタ２０の出力が電圧コンパレータ２８によって入
力電圧信号と比較さｎる。このｒ１圧コンパレータ２８
の出力は、入力電圧信号がローパスフィルタ２ｏの出力
より太きいときにディジタルの１であり、また人力−圧
信号がローパスフィルタ２０の出力より小さいときにデ
ィジタルの０である。このディジタル信号は４ビツトア
ツプ／ダウンカウンタ１４の計りン（の方向（増加、減
少）を制御するのに使用される。例え目、電圧コンパレ
ータ２８の出力がディジタルの１である、すなわち入力
電圧信号がローパスフィルタ２０の出力より太きいと仮
定すると、このディジタルの１が４ビツトアツプ／ダウ
ンカウンタ１４のアップ入力に供給され、一方、インバ
ータ３０によってディジタｙの０がそのダウン入力に供
給される。

これによって４ビツトアツプ／ダウンカウンタ１４はり
四ツク発生器１２からパルスを受ｆ目すると２准の１デ
イジツト増加計数し、すなわちｎの値が増加し、４ビツ
トレート乗算器１６および１８の出力周波数および出力
ｍ圧を増大させる。

同様に、電圧コンパレータ２８の出力がディジタルの０
である、すなわち入力電圧信号がローパスフィルタ２０
の出力より小さい場合には、このディジタルの０が４ビ
ツトアツプ／ダ１クンカウンタ１４のアップ入力に供給
され、またディジタルの１がそのダウン入力に供給され
、４ビツトアツプ／ダウンカウンタ１４はクロック発生
器１２からパルスを受信したときに２進の１デイジツト
減少計数する、すなわちｎの値が減少する。ｎの値の減
少により４ビツトレート乗算器１６および１８の出力周
波数および出力電圧が減少する。いずれの状１瑣におい
ても、４ビツトレート乗算器１８、ローパスフィルタ２
ｏおよび電圧コンパレータ２８より構成されたフィード
バックループを閉じることによって、４ビツトアツプ／
ダウンカウンタ１４は入力？ｇｌ上信号を追跡するｎ２
の決定を行なう。

このフィードバックループの出力は、その性質により、
一定の入力軍正に対して、ｎの引続く値の間を交互する
。いずれの値も正確には正しくなく、一方の値は高すぎ
るし、他方の値は低すぎる、すなわちこの回路は第３ａ
図に例示するように絶えずハンチングする。２つのｎの
値によって決定される２つの回圧間の間隔に適合する入
力電圧の値の範囲がある。

ローパスフィルタ２０の出力によって決定されるｎの平
均値は２つの交互する仏間の中間である。

これは士−の誤差を与える可能性がある。十分な大きさ
のディザ電圧、すなわち可変電圧がローパスフィルタ２
０の出力に加えられる、または出力から減ぜられるなう
は、ｎの値はディザ信号の周期の一部分の間一対の仏間
を交互し、またディザ信号の周期の他の部分の間−の１
単位だけ増加または減少する他の２つの仏間を交互する
。６対のｎの仏間に存在する時間の部分は２つのｎの値
に対してローパスフィルタ２０の出力の理想値と比較し
た入力ｍＩ′Ｉユ信号の相対値によって決定されるＯｇ
Ｓ　ｂ図はｎ対ローパスフィルタ２０の出力と比較した
時間の関係を示す。

ディザ電圧の時間による形状はｎの整数値間の補間近似
の形状を決定する。最も初等のものはＩＵ線のこぎり波
電圧であり、ｎの仏間の線形（−次）補性を与える。他
の波形の形状が補間推定の精度を改善するために使用で
きる。線彫補囲または補性波形は代表的には方形波を積
分することによって発生される。ディザ波形は零でない
平均値を含んではならない。含む場合には回路によって
計算されるわの値にオフセットを導入することになる。

この理由のため、ランプ整形回路２４によって発生され
るディザｍ圧は代表的には加算回路２６に結合されたコ
ンデンサである。

ディザｍ圧の振幅はある値を加算および減算したときに
ｎの２つの隣接する値によって決定される振幅を十分に
カバーする必要がある。この回路１０の動作は非直線で
あるから、ｎの瞬接する値はｎの大きな値からｎの小さ
な値に変化する電圧差を与える。一定振幅のディザはス
ケ−ｉの下端部に設定された公称値からいずれの方向に
も一対以上のｎの値をカバーする。回路は、所望ならば
、入力信号レベルに比例する振幅を有するディザｍ圧を
発生ずるように構成できる。

上述のことから、ランプ整形回路２４によるディザ技法
の使用は得られる精度を４ビツトより太きくすることは
明らかである。ランプ信号は勝接する４ビツトＬＳＢ（
最下位ビット）レベル間の比較にディザ技法を施口し、
４ビツトアツプ／ダウンカウンタ１４を真の値の差に比
例するデユーディライフルで真の（しかし４ビツトでは
達成できない）レベルに間して振動させる。このディザ
はローパスフィルタ２２によって平滑化され、４ピント
よりも精度の高い平方根出力を生じさせる。

要約すると、このディザ技法の重要な意味はアナログ補
間によりディジタル回路で実行される計算の分解能およ
び精度を高めることである。口の技法はディジタルに実
行される計算の精度のビット数を２倍以上にすることが
できる。

上述のことに関してこの分野の技術者には若干の変更お
よび改良が考えられるであろう。これら鉛更およびす、
良は簡明にするために記載してないが、本発明の範囲内
に入るものである。

【図面の簡単な説明】

第１図は本発明の回路の一実施例を示す回路構成図、第
２図は縦続接続形態の第１の４ビツトレート乗算器の出
力波形図、第３図は４ビツトアツプ／ダウンカウンタと
縦続接続形態の第２の４ビツトレート乗算器の出力に接
続されたローパスフィルタのｆイザ作用なしとディザ作
用ありの場合の出力波形図である。 １０：開平回路 １２：クロック発生器 １４　：４ビツトアツプ／ダウンカウンタ１６．１８：
４ビツトレート乗算器 ２０．２２：口・−バスフィルタ ２４：ランプ整形回路 ２６：加算回路 ２８：ｍ圧コンパレータ ３０：インバータ 代理人の氏名　倉　内　基　弘 ３３５

Claims (6)

【特許請求の範囲】
1. （１）実質的に一定の周波数出力を発生する周波数発生
   器と、該周波数発生器に接続された第１の乗算手段と、
   前記周波数発生器および該第１の乗算手段に接続された
   第２の乗算手段と、前記第１および第２の乗算手段に接
   続され、これら乗算手段の動作を調整するカウンタ手段
   と、前記第２の乗算手段の出力を到来信号と比較するた
   めの比較手段とを具備し、該比較手段か前記第２の乗算
   手段の出力と前記到来信号間の差に応答して出力信号を
   発生し、該出力信号が前記カウンタ手段の出力を制御す
   ることを特徴とする到来信号の平方根を求めるための回
   路。
2. （２）　　前記第１および第２の乗算手段がＰ１続接続
   形態に接続され、前記第２の乗算手段の出力を前記カウ
   ンタ手段の出力の二乗に関係付けかつ前記第１の乗算手
   段の出力を前記カウンタ手段の出力および前記到来信号
   の平方根に関係付けてなる特許請求の範囲第１項記載の
   回路。
3. （３）前記第１の乗算手段の出力に第１のフィルタ手段
   が接続され、Ｍｍｌのフィルタ手段が前記第１の乗算手
   段の出力の平均波形を発生し、この第１の乗算手段の平
   均出力波形が前記到来信号の平方根に関係付けられてい
   る鰹許精求の範囲第１項記載の回路。
4. （４）前記第２の乗算手段の出力に第２のフィルタ手段
   が接続され、該第２のフィルタ手段が前記比較手段によ
   って前記到来信号と比較される前記第２の乗算手段の出
   力の平均波形を発生ずる特許請求の範囲第１項記載の回
   路。
5. （５）前記第２の乗算手段の出力を変化させて実質的に
   一定の到来信号に対して前記カウンタ手段の出力を安定
   化させた特許請求の範囲第１項記載の回路。
6. （６）前記第２の乗算手段の出力を変化させる手段が前
   記第２の乗算手段の出力を前記到来信号と比較する前に
   前記第２の乗算手段の出力と組合される信号からなる特
   許請求の範囲第５項記載の回路。