JPS5938989A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS5938989A JPS5938989A JP57148909A JP14890982A JPS5938989A JP S5938989 A JPS5938989 A JP S5938989A JP 57148909 A JP57148909 A JP 57148909A JP 14890982 A JP14890982 A JP 14890982A JP S5938989 A JPS5938989 A JP S5938989A
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明はメモリ制御回路、特にｎ行ｎ列の配列をイ１す
るデータを、１行宛連続して第１行から第ｎ行迄順次書
込め、１列宛連続して第１列から第ｎ列迄順次読出ず記
憶装置におりるメモリ制御回路に関す。
るデータを、１行宛連続して第１行から第ｎ行迄順次書
込め、１列宛連続して第１列から第ｎ列迄順次読出ず記
憶装置におりるメモリ制御回路に関す。
（ｂｌ 従来技術と問題点
第１図はこの種記憶装置におりる従来あるメモリ制御回
路の一例を示す図である。第１図において、メモリＭＥ
ＭはｎＸｎ１囚のデータを記１！！する容量を有し、ま
た計数回路ＣＮ Ｔ］およびＣＮ ｌ”２はクロックず
δ号ｃｌｋにより駆動されて繰返しｎＸｎ歩進し、それ
ぞれ書込めアドレスＷａおよび読出しアドレスｒａを出
力する。各計数回路ＣＮＴｌおよびＣＮ ｉ” ２ば、
それぞれクロック信号ｃｌｋによりｎ歩進する下位計数
回路と、該下位計数回路の出力する桁上げ信号によりｎ
歩進する上位計数回路から構成される。書込みアルレス
Ｗａは計数回路ＣＮＴｌの下位計数回路からの計数出力
の上位に」二値計数回路からの計数出力を配置して構成
し、また続出しアドレスｒａは計数回路ＣＮＴ２の上位
計数回路からの計数出力の上位に下位計数回路の計数出
力を配置して構成される。
路の一例を示す図である。第１図において、メモリＭＥ
ＭはｎＸｎ１囚のデータを記１！！する容量を有し、ま
た計数回路ＣＮ Ｔ］およびＣＮ ｌ”２はクロックず
δ号ｃｌｋにより駆動されて繰返しｎＸｎ歩進し、それ
ぞれ書込めアドレスＷａおよび読出しアドレスｒａを出
力する。各計数回路ＣＮＴｌおよびＣＮ ｉ” ２ば、
それぞれクロック信号ｃｌｋによりｎ歩進する下位計数
回路と、該下位計数回路の出力する桁上げ信号によりｎ
歩進する上位計数回路から構成される。書込みアルレス
Ｗａは計数回路ＣＮＴｌの下位計数回路からの計数出力
の上位に」二値計数回路からの計数出力を配置して構成
し、また続出しアドレスｒａは計数回路ＣＮＴ２の上位
計数回路からの計数出力の上位に下位計数回路の計数出
力を配置して構成される。
制御回路Ｃ１’ Ｌは制御信号ＣＩを選択回路ＳＥＬに
送り、計数回路ＣＮＴｌの出力する書込みアドレスｗ２
をメモリＭＥＭに伝達する如く選択回路ＳＩＦ、Ｌを設
定させると共に、制御信号Ｃ２を書込め指示に設定する
ことにより、クロ、り信号ｃｌｋに同期して入力される
書込みデータｗｄを順次ν１込め、また制御信号ＣＩを
選択回路５ＥＩ−に送り、計数回路ＣＮ Ｔ ２の出力
する読出しアドレスｒａをメモリＭＥＭに伝達する如く
選択回路５ＥＩ７を設定させると共に、制御信号Ｃ２を
読出し指示に設定することにより、読出しデータｒｄを
りｖドック信号ｔ： ｌ ｋに同期して順次読出ず。そ
の結果書込みデータｗｄは入力順に、第１行第１列パ第
１行第２列・・・・・第１行第ｎ列・第２行第１列・第
２行第２列・・・・・第２行第ｎ列・・・・・第ｎ行第
１列・第ｎ行第２列・・・・・第ｎ行第ｎ列とメモ’Ｊ
Ｍ Ｅ Ｍピ骨こｎ行ｎ列に格納され、一方読出しデ
ータ「ｄは前記ｎ行ｎ列に配列されている書込みデータ
ｗｄを、第１行第１列・第２行第１列・・・・・第ｎ行
第１列・第１行第２列・第２行第２列・・・・・第ｎ】
行第２列・・・・・第１行第＋１列・第２行第ｎ列・・
・・・第１１行第ｎ１列の順に出力する。
送り、計数回路ＣＮＴｌの出力する書込みアドレスｗ２
をメモリＭＥＭに伝達する如く選択回路ＳＩＦ、Ｌを設
定させると共に、制御信号Ｃ２を書込め指示に設定する
ことにより、クロ、り信号ｃｌｋに同期して入力される
書込みデータｗｄを順次ν１込め、また制御信号ＣＩを
選択回路５ＥＩ−に送り、計数回路ＣＮ Ｔ ２の出力
する読出しアドレスｒａをメモリＭＥＭに伝達する如く
選択回路５ＥＩ７を設定させると共に、制御信号Ｃ２を
読出し指示に設定することにより、読出しデータｒｄを
りｖドック信号ｔ： ｌ ｋに同期して順次読出ず。そ
の結果書込みデータｗｄは入力順に、第１行第１列パ第
１行第２列・・・・・第１行第ｎ列・第２行第１列・第
２行第２列・・・・・第２行第ｎ列・・・・・第ｎ行第
１列・第ｎ行第２列・・・・・第ｎ行第ｎ列とメモ’Ｊ
Ｍ Ｅ Ｍピ骨こｎ行ｎ列に格納され、一方読出しデ
ータ「ｄは前記ｎ行ｎ列に配列されている書込みデータ
ｗｄを、第１行第１列・第２行第１列・・・・・第ｎ行
第１列・第１行第２列・第２行第２列・・・・・第ｎ】
行第２列・・・・・第１行第＋１列・第２行第ｎ列・・
・・・第１１行第ｎ１列の順に出力する。
以上の説明から明らかな如く、従来あるメモリ制御回路
においては、メモリＭＥＭに書込めアドレスｗａを供給
する計数回路ＣＮ Ｔｌと、読出しアドレスｒａを供給
する計数回路ＣＮ′「２とを二゛、重に設けている為、
当該記憶装置の経済ツリーを川なう恐れがあった。
においては、メモリＭＥＭに書込めアドレスｗａを供給
する計数回路ＣＮ Ｔｌと、読出しアドレスｒａを供給
する計数回路ＣＮ′「２とを二゛、重に設けている為、
当該記憶装置の経済ツリーを川なう恐れがあった。
（Ｃ）発明の目的
本発明の目的は、前述の如き従来あるメモリ制御回路の
欠点を除去し、計数回路数を極力削減したメモリ制御回
路を実現することに在る。
欠点を除去し、計数回路数を極力削減したメモリ制御回
路を実現することに在る。
ｆｄ＋ 発明の構成
この目的は、ｎ行ｎ列の配列を有するデータを、１行宛
連続して第１行から第ｎ行迄順次潜込み、１列宛連続し
て第１列から第ｎ列迄順次読出ず記憶装置において、ｎ
歩進する第一の計数回路と、該第−の計数回路の出力す
る桁上げ信号によりｎ歩進する第二の計数回路とを設り
、ｎｉｊ記第−のａ１数回路の出力の上位に前記第二の
計数回路の出力を配置して構成するアドレスと、前記第
二の計数回路の出力の上位に前記第一の計数回路の出力
を配置して構成するアドレスとを、それぞれ書込みおよ
び続出しアルレスとして切替え使用することむこより達
成される。
連続して第１行から第ｎ行迄順次潜込み、１列宛連続し
て第１列から第ｎ列迄順次読出ず記憶装置において、ｎ
歩進する第一の計数回路と、該第−の計数回路の出力す
る桁上げ信号によりｎ歩進する第二の計数回路とを設り
、ｎｉｊ記第−のａ１数回路の出力の上位に前記第二の
計数回路の出力を配置して構成するアドレスと、前記第
二の計数回路の出力の上位に前記第一の計数回路の出力
を配置して構成するアドレスとを、それぞれ書込みおよ
び続出しアルレスとして切替え使用することむこより達
成される。
（Ｃ・）発明の実施例
以下、本発明の−・実施例を図面により説明する。
第２図は本発明の一実施例によるメモリ制御回路を示す
図である。なお、全図を通して同−持寄ば同一対象物を
示す。第２図においては、クロック信号ｃｌｋにより駆
動されてｎ歩進する計数回路ＣＮ Ｔ ３と、該ｉＩＩ
数回路ＣＮ Ｔ３から出力される桁上げ信号ｒｃｌによ
りｎ歩進する計数回路ＣＮ゛１゛４と、計数回路ＣＮＴ
３の計数出力ａｌと計数回路ＣＮ Ｔ４の計数出力ａ２
とを選択して下位アドレスａ１を出力する選択回路Ｓ
Ｅ Ｌ、 １と、同しく計数出力ａ１およびａ２を選択
して上位アドレスａ ＩＪを出力する選択回路５ＥＬ２
とが設りられている。制御回路ＣＴＬば、制御信号ＣＩ
を選択回路ＳＥＬ １および５ＥＬ２に送り、計数回路
ＣＮＴ３からの計数出力ａ１を下位アルレスａ１として
メモリＭＥＭに伝達し、また計数回ＩＩ！８ＣＮＴ４か
らの計数出力ａ２を上位アルレスａＵａしてメモリＭＥ
Ｍに伝達する如（選択回路Ｓ ＩＥ Ｌ ｌおよび５Ｅ
Ｌ２を設定させると共に、制御信号（，２を書込み指示
に設定することにより、りＩ’Ｊ ツク信号ｅｌｋに同
期して入力される再込めデータｗｃＪを順次書込み、ま
た制御信号ｃ１を選択回路Ｓ ＥＬ１＃よびｓＬ！、Ｉ
−２に送り、Ｋ１回Ｉ／＆ に Ｎ−ｒ４からの計数出
力ａ２をＴ位了トレスａｌとしてメモリＭＥＭに伝達し
、また計数回路ＣＮ Ｔ３からの計数出力ａ１を上位ア
ドレスａｕとしてメモリＭＥＭに伝達する如く選択回路
ＳＥＬ ＩおよびＳ１！。
図である。なお、全図を通して同−持寄ば同一対象物を
示す。第２図においては、クロック信号ｃｌｋにより駆
動されてｎ歩進する計数回路ＣＮ Ｔ ３と、該ｉＩＩ
数回路ＣＮ Ｔ３から出力される桁上げ信号ｒｃｌによ
りｎ歩進する計数回路ＣＮ゛１゛４と、計数回路ＣＮＴ
３の計数出力ａｌと計数回路ＣＮ Ｔ４の計数出力ａ２
とを選択して下位アドレスａ１を出力する選択回路Ｓ
Ｅ Ｌ、 １と、同しく計数出力ａ１およびａ２を選択
して上位アドレスａ ＩＪを出力する選択回路５ＥＬ２
とが設りられている。制御回路ＣＴＬば、制御信号ＣＩ
を選択回路ＳＥＬ １および５ＥＬ２に送り、計数回路
ＣＮＴ３からの計数出力ａ１を下位アルレスａ１として
メモリＭＥＭに伝達し、また計数回ＩＩ！８ＣＮＴ４か
らの計数出力ａ２を上位アルレスａＵａしてメモリＭＥ
Ｍに伝達する如（選択回路Ｓ ＩＥ Ｌ ｌおよび５Ｅ
Ｌ２を設定させると共に、制御信号（，２を書込み指示
に設定することにより、りＩ’Ｊ ツク信号ｅｌｋに同
期して入力される再込めデータｗｃＪを順次書込み、ま
た制御信号ｃ１を選択回路Ｓ ＥＬ１＃よびｓＬ！、Ｉ
−２に送り、Ｋ１回Ｉ／＆ に Ｎ−ｒ４からの計数出
力ａ２をＴ位了トレスａｌとしてメモリＭＥＭに伝達し
、また計数回路ＣＮ Ｔ３からの計数出力ａ１を上位ア
ドレスａｕとしてメモリＭＥＭに伝達する如く選択回路
ＳＥＬ ＩおよびＳ１！。
Ｌ２を設定させると共に、制御信号Ｃ２を読出し指示に
設定することにより、読出しデータｒｄをクロック信号
ｃｌｋに同期してＩＩＩＩＴ次読出ず。その結果書込み
データｗｄは入力順に、第１行第１列・第１行第２列・
・・・・第１行第ｎ列・第２行第１列・第２行第２列・
・・・・第２行第ｎ列・・・・・第ｎ）行第１列・第ｎ
行第２列・・・・・第ｎ行第ｎ列とメモリＭＥＭ内に格
納され、−力読出しデータｒｄは前記ｎ行ｎ列に配列さ
れている書込みデータＷ（ｊを、第１行第１列・第２行
第１列・・・・・第ｎ行第１列・第１行第２列・第２行
第２列・・・・・第ｎ行第２列・・・・・第１行第ｎ列
・第２行第ｎ列・・・・・第ｎ行第ｎ列の順に出力する
。
設定することにより、読出しデータｒｄをクロック信号
ｃｌｋに同期してＩＩＩＩＴ次読出ず。その結果書込み
データｗｄは入力順に、第１行第１列・第１行第２列・
・・・・第１行第ｎ列・第２行第１列・第２行第２列・
・・・・第２行第ｎ列・・・・・第ｎ）行第１列・第ｎ
行第２列・・・・・第ｎ行第ｎ列とメモリＭＥＭ内に格
納され、−力読出しデータｒｄは前記ｎ行ｎ列に配列さ
れている書込みデータＷ（ｊを、第１行第１列・第２行
第１列・・・・・第ｎ行第１列・第１行第２列・第２行
第２列・・・・・第ｎ行第２列・・・・・第１行第ｎ列
・第２行第ｎ列・・・・・第ｎ行第ｎ列の順に出力する
。
ツ」二の説明から明らかな如く、本実施例によれば、メ
モリＭＥＭに書込みデータｗｄを書込むアドレスａｕと
、読出しデータｒｄを読出ずアドレスａ１とは、何れも
計数回路ＣＮ Ｔ３およびＣＮ′１゛４から供給されて
いる。該計数回路ＣＮＴ３およびＣＮ Ｔ４は併せて、
計数回路ＣＮＴ１またはＣＮＴ２（第１図）の何れか一
方に相当する。従って従来あるメモリ制御回路に比し、
計数回路の規模が半減し、経済性が向上する。
モリＭＥＭに書込みデータｗｄを書込むアドレスａｕと
、読出しデータｒｄを読出ずアドレスａ１とは、何れも
計数回路ＣＮ Ｔ３およびＣＮ′１゛４から供給されて
いる。該計数回路ＣＮＴ３およびＣＮ Ｔ４は併せて、
計数回路ＣＮＴ１またはＣＮＴ２（第１図）の何れか一
方に相当する。従って従来あるメモリ制御回路に比し、
計数回路の規模が半減し、経済性が向上する。
（「）発明の効果
以」−１本発明によれば、前記記憶回路において再込み
用および読出し用のアドレスを出力する計数回路が共用
出来、当該記憶回路の経済性が向上する。
用および読出し用のアドレスを出力する計数回路が共用
出来、当該記憶回路の経済性が向上する。
第１図は従来あるメモリ制御回路の一例を示す図、第２
図は本発明の一実施例によるメモリ制御回路を示す図で
ある。 図において、ＭＥＭはメモリ、ＣＮ ”Ｉ川乃至ＯＮ
Ｔ４は計数回路、ＳＥＬ、５ＥＬＩおよびＳ１巳Ｌ２は
選択回路、ＣＴ Ｌは制御回路、Ｗ ＋１は再込みデー
タ、ｒｄは続出しデータ、ｗ ａ ＆Ｊ書込めアドレス
、ｒａは読出しアドレス、ａｌおよびａ２ば計数出力、
ａｌは下位アドレス、ａｕは」二値アドレス、ｒｃ、ｒ
ｃｌおよびｒｃ２は桁」−げ信号、ｃｌおよびＣ２は制
御信号、ｃ ｌ ｋはりｌ〜１ツク信号、を示す。
図は本発明の一実施例によるメモリ制御回路を示す図で
ある。 図において、ＭＥＭはメモリ、ＣＮ ”Ｉ川乃至ＯＮ
Ｔ４は計数回路、ＳＥＬ、５ＥＬＩおよびＳ１巳Ｌ２は
選択回路、ＣＴ Ｌは制御回路、Ｗ ＋１は再込みデー
タ、ｒｄは続出しデータ、ｗ ａ ＆Ｊ書込めアドレス
、ｒａは読出しアドレス、ａｌおよびａ２ば計数出力、
ａｌは下位アドレス、ａｕは」二値アドレス、ｒｃ、ｒ
ｃｌおよびｒｃ２は桁」−げ信号、ｃｌおよびＣ２は制
御信号、ｃ ｌ ｋはりｌ〜１ツク信号、を示す。
Claims (1)
- ｎ行ｎ列の配列を有するデータを、１行宛連続して第１
行から第ｎ行迄順次書込み、１列宛連続して第１列から
第ｎ列迄順次読出ず記憶装置において、ｎ歩進する第一
の計数回路と、該第−の計数回路の出力する桁上げ信号
によりｎ歩進する第一の開数回路とを設り、前記第一の
計数回路の出力の」二値に１１３記第二の計数回路の出
力を配置して構成するアルレスと、前記第二の計数回路
の出力の−に位に前記第一の計数回路の出力を配置して
構成するアドレスとを、それぞれ書込みおよび読出し了
トレスとして切替え使用することを特徴とするメモリ制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148909A JPS5938989A (ja) | 1982-08-27 | 1982-08-27 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148909A JPS5938989A (ja) | 1982-08-27 | 1982-08-27 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5938989A true JPS5938989A (ja) | 1984-03-03 |
Family
ID=15463367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148909A Pending JPS5938989A (ja) | 1982-08-27 | 1982-08-27 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997001163A3 (en) * | 1995-06-22 | 1997-02-20 | Philips Electronics Nv | Recording/reproducing apparatus of the helical scan type |
-
1982
- 1982-08-27 JP JP57148909A patent/JPS5938989A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997001163A3 (en) * | 1995-06-22 | 1997-02-20 | Philips Electronics Nv | Recording/reproducing apparatus of the helical scan type |
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