JPS5938989A - メモリ制御回路 - Google Patents

メモリ制御回路

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Publication number
JPS5938989A
JPS5938989A JP57148909A JP14890982A JPS5938989A JP S5938989 A JPS5938989 A JP S5938989A JP 57148909 A JP57148909 A JP 57148909A JP 14890982 A JP14890982 A JP 14890982A JP S5938989 A JPS5938989 A JP S5938989A
Authority
JP
Japan
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row
column
address
circuit
output
Prior art date
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Pending
Application number
JP57148909A
Other languages
English (en)
Inventor
Toshitaka Tsuda
俊隆 津田
Kiichi Matsuda
松田 喜一
Takeshi Okazaki
健 岡崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPS5938989A publication Critical patent/JPS5938989A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store

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  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (al  発明の技術分野 本発明はメモリ制御回路、特にn行n列の配列をイ1す
るデータを、1行宛連続して第1行から第n行迄順次書
込め、1列宛連続して第1列から第n列迄順次読出ず記
憶装置におりるメモリ制御回路に関す。
(bl  従来技術と問題点 第1図はこの種記憶装置におりる従来あるメモリ制御回
路の一例を示す図である。第1図において、メモリME
MはnXn1囚のデータを記1!!する容量を有し、ま
た計数回路CN T]およびCN l”2はクロックず
δ号clkにより駆動されて繰返しnXn歩進し、それ
ぞれ書込めアドレスWaおよび読出しアドレスraを出
力する。各計数回路CNTlおよびCN i” 2ば、
それぞれクロック信号clkによりn歩進する下位計数
回路と、該下位計数回路の出力する桁上げ信号によりn
歩進する上位計数回路から構成される。書込みアルレス
Waは計数回路CNTlの下位計数回路からの計数出力
の上位に」二値計数回路からの計数出力を配置して構成
し、また続出しアドレスraは計数回路CNT2の上位
計数回路からの計数出力の上位に下位計数回路の計数出
力を配置して構成される。
制御回路C1’ Lは制御信号CIを選択回路SELに
送り、計数回路CNTlの出力する書込みアドレスw2
をメモリMEMに伝達する如く選択回路SIF、Lを設
定させると共に、制御信号C2を書込め指示に設定する
ことにより、クロ、り信号clkに同期して入力される
書込みデータwdを順次ν1込め、また制御信号CIを
選択回路5EI−に送り、計数回路CN T 2の出力
する読出しアドレスraをメモリMEMに伝達する如く
選択回路5EI7を設定させると共に、制御信号C2を
読出し指示に設定することにより、読出しデータrdを
りvドック信号t: l kに同期して順次読出ず。そ
の結果書込みデータwdは入力順に、第1行第1列パ第
1行第2列・・・・・第1行第n列・第2行第1列・第
2行第2列・・・・・第2行第n列・・・・・第n行第
1列・第n行第2列・・・・・第n行第n列とメモ’J
 M E Mピ骨こn行n列に格納され、一方読出しデ
ータ「dは前記n行n列に配列されている書込みデータ
wdを、第1行第1列・第2行第1列・・・・・第n行
第1列・第1行第2列・第2行第2列・・・・・第n】
行第2列・・・・・第1行第+1列・第2行第n列・・
・・・第11行第n1列の順に出力する。
以上の説明から明らかな如く、従来あるメモリ制御回路
においては、メモリMEMに書込めアドレスwaを供給
する計数回路CN Tlと、読出しアドレスraを供給
する計数回路CN′「2とを二゛、重に設けている為、
当該記憶装置の経済ツリーを川なう恐れがあった。
(C)発明の目的 本発明の目的は、前述の如き従来あるメモリ制御回路の
欠点を除去し、計数回路数を極力削減したメモリ制御回
路を実現することに在る。
fd+  発明の構成 この目的は、n行n列の配列を有するデータを、1行宛
連続して第1行から第n行迄順次潜込み、1列宛連続し
て第1列から第n列迄順次読出ず記憶装置において、n
歩進する第一の計数回路と、該第−の計数回路の出力す
る桁上げ信号によりn歩進する第二の計数回路とを設り
、nij記第−のa1数回路の出力の上位に前記第二の
計数回路の出力を配置して構成するアドレスと、前記第
二の計数回路の出力の上位に前記第一の計数回路の出力
を配置して構成するアドレスとを、それぞれ書込みおよ
び続出しアルレスとして切替え使用することむこより達
成される。
(C・)発明の実施例 以下、本発明の−・実施例を図面により説明する。
第2図は本発明の一実施例によるメモリ制御回路を示す
図である。なお、全図を通して同−持寄ば同一対象物を
示す。第2図においては、クロック信号clkにより駆
動されてn歩進する計数回路CN T 3と、該iII
数回路CN T3から出力される桁上げ信号rclによ
りn歩進する計数回路CN゛1゛4と、計数回路CNT
3の計数出力alと計数回路CN T4の計数出力a2
とを選択して下位アドレスa1を出力する選択回路S 
E L、 1と、同しく計数出力a1およびa2を選択
して上位アドレスa IJを出力する選択回路5EL2
とが設りられている。制御回路CTLば、制御信号CI
を選択回路SEL 1および5EL2に送り、計数回路
CNT3からの計数出力a1を下位アルレスa1として
メモリMEMに伝達し、また計数回II!8CNT4か
らの計数出力a2を上位アルレスaUaしてメモリME
Mに伝達する如(選択回路S IE L lおよび5E
L2を設定させると共に、制御信号(,2を書込み指示
に設定することにより、りI’J ツク信号elkに同
期して入力される再込めデータwcJを順次書込み、ま
た制御信号c1を選択回路S EL1#よびsL!、I
−2に送り、K1回I/& に N−r4からの計数出
力a2をT位了トレスalとしてメモリMEMに伝達し
、また計数回路CN T3からの計数出力a1を上位ア
ドレスauとしてメモリMEMに伝達する如く選択回路
SEL IおよびS1!。
L2を設定させると共に、制御信号C2を読出し指示に
設定することにより、読出しデータrdをクロック信号
clkに同期してIIIIT次読出ず。その結果書込み
データwdは入力順に、第1行第1列・第1行第2列・
・・・・第1行第n列・第2行第1列・第2行第2列・
・・・・第2行第n列・・・・・第n)行第1列・第n
行第2列・・・・・第n行第n列とメモリMEM内に格
納され、−力読出しデータrdは前記n行n列に配列さ
れている書込みデータW(jを、第1行第1列・第2行
第1列・・・・・第n行第1列・第1行第2列・第2行
第2列・・・・・第n行第2列・・・・・第1行第n列
・第2行第n列・・・・・第n行第n列の順に出力する
ツ」二の説明から明らかな如く、本実施例によれば、メ
モリMEMに書込みデータwdを書込むアドレスauと
、読出しデータrdを読出ずアドレスa1とは、何れも
計数回路CN T3およびCN′1゛4から供給されて
いる。該計数回路CNT3およびCN T4は併せて、
計数回路CNT1またはCNT2(第1図)の何れか一
方に相当する。従って従来あるメモリ制御回路に比し、
計数回路の規模が半減し、経済性が向上する。
(「)発明の効果 以」−1本発明によれば、前記記憶回路において再込み
用および読出し用のアドレスを出力する計数回路が共用
出来、当該記憶回路の経済性が向上する。
【図面の簡単な説明】
第1図は従来あるメモリ制御回路の一例を示す図、第2
図は本発明の一実施例によるメモリ制御回路を示す図で
ある。 図において、MEMはメモリ、CN ”I川乃至ON 
T4は計数回路、SEL、5ELIおよびS1巳L2は
選択回路、CT Lは制御回路、W +1は再込みデー
タ、rdは続出しデータ、w a &J書込めアドレス
、raは読出しアドレス、alおよびa2ば計数出力、
alは下位アドレス、auは」二値アドレス、rc、r
clおよびrc2は桁」−げ信号、clおよびC2は制
御信号、c l kはりl〜1ツク信号、を示す。

Claims (1)

    【特許請求の範囲】
  1. n行n列の配列を有するデータを、1行宛連続して第1
    行から第n行迄順次書込み、1列宛連続して第1列から
    第n列迄順次読出ず記憶装置において、n歩進する第一
    の計数回路と、該第−の計数回路の出力する桁上げ信号
    によりn歩進する第一の開数回路とを設り、前記第一の
    計数回路の出力の」二値に113記第二の計数回路の出
    力を配置して構成するアルレスと、前記第二の計数回路
    の出力の−に位に前記第一の計数回路の出力を配置して
    構成するアドレスとを、それぞれ書込みおよび読出し了
    トレスとして切替え使用することを特徴とするメモリ制
    御回路。
JP57148909A 1982-08-27 1982-08-27 メモリ制御回路 Pending JPS5938989A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57148909A JPS5938989A (ja) 1982-08-27 1982-08-27 メモリ制御回路

Applications Claiming Priority (1)

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JP57148909A JPS5938989A (ja) 1982-08-27 1982-08-27 メモリ制御回路

Publications (1)

Publication Number Publication Date
JPS5938989A true JPS5938989A (ja) 1984-03-03

Family

ID=15463367

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57148909A Pending JPS5938989A (ja) 1982-08-27 1982-08-27 メモリ制御回路

Country Status (1)

Country Link
JP (1) JPS5938989A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997001163A3 (en) * 1995-06-22 1997-02-20 Philips Electronics Nv Recording/reproducing apparatus of the helical scan type

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997001163A3 (en) * 1995-06-22 1997-02-20 Philips Electronics Nv Recording/reproducing apparatus of the helical scan type

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