JPS5936965A - Transistor with clamp diode - Google Patents
Transistor with clamp diodeInfo
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Abstract
Description
【発明の詳細な説明】
不発り」はクランプダイオード付トランジスタに関する
。DETAILED DESCRIPTION OF THE INVENTION The term "misfire" relates to a transistor with a clamp diode.
従来トランジスタのコレクタ、ベース間に電圧クランプ
用のダイオードを接続しスイッチング時に発生する高電
圧をクランプダイオードで吸収しトランジスタを電圧か
ら保腹する方法があり、又このクランプダイオードをト
ランジスタチップの中に内蔵する構造が提業されている
。Conventionally, there is a method of connecting a voltage clamping diode between the collector and base of a transistor and absorbing the high voltage generated during switching with the clamp diode to protect the transistor from voltage.Also, this clamp diode is built into the transistor chip. A structure that does this has been proposed.
第１図はクランプダイオードをトランジスタチップの中
に内蔵する構造の一例である。又第２図はそのクランプ
ダイオード部の接合不純物プロファイル。第３図はトラ
ンジスタ部の接合プロファイルである。FIG. 1 shows an example of a structure in which a clamp diode is built into a transistor chip. Figure 2 shows the junction impurity profile of the clamp diode. FIG. 3 shows the junction profile of the transistor section.
（１） 不純物敲度約１０１８ｃｍ−３のへ＋型半導
体基板６に約６０μｍの厚さで第１の不純物濃度約５Ｘ
１０ｃｍ のＮ型エピタキシャル層１、さらにその上
に約６μｍ厚さの第２の不純物濃度ＩＱｃｍ ＯＮＮ
型エピタキシャル層１２ ’！ｉ−有するシリコンウェ
ハースを用意する。(1) A first impurity concentration of about 5X is applied to the + type semiconductor substrate 6 with an impurity density of about 1018 cm-3 with a thickness of about 60 μm.
N-type epitaxial layer 1 with a thickness of 10 cm, and a second impurity concentration IQcm ONN with a thickness of about 6 μm on top of the N-type epitaxial layer 1.
Type epitaxial layer 12'! Prepare a silicon wafer with i-.
（２）熱酸化工程により酸化膜を成長させ、次に７オト
レジストにより酸化膜に窓あけを行う（図示せず）。(2) An oxide film is grown by a thermal oxidation process, and then a window is formed in the oxide film using a 7-etch resist (not shown).
（３）土の酸化膜をマスクにしてボロンを選択拡散し第
１ベース層３を形成する。(3) Using the soil oxide film as a mask, boron is selectively diffused to form the first base layer 3.
（４） Ｍび熱酸化工程により酸化膜を成長させ、次
に７オトレジストにより謳化膜に窓あけを行う（ｌ￥、
！示せず）。(4) Grow an oxide film using a thermal oxidation process, and then open a window in the oxidation film using a 7-otoresist.
! (not shown).
（５）上の酸化膜をマスクにしてボロンを選択拡散し第
２ベース層４を形成する。(5) Using the upper oxide film as a mask, boron is selectively diffused to form the second base layer 4.
（６）杓び酸化膜を成長させフォトレジストにより窓あ
ｌを行う（図示せず）。(6) Grow an oxide film and form a window with photoresist (not shown).
（７）上の酸化膜をマスクにしてリンを選択拡散しエゼ
、り層５を形成する。(7) Using the upper oxide film as a mask, phosphorus is selectively diffused to form an oxide layer 5.
（８）ヘース’ｍ極、エミッタ％ｉ、極、コレクタ寛４
りを蒸着により句着形成する（図示せず）。(8) Hose'm pole, emitter %i, pole, collector Hiro 4
A layer is formed by vapor deposition (not shown).
以上の工程により第１図の構造が得られる。第２図のプ
ロファイルから、 ＰＮ Ｎ Ｎ 構造の接合降伏電
圧は数１０ボルトである。又、第３は１のプロファイル
からＮＰＮＮ トランジスタにおけるベースコレクタ
間の耐圧ＶＣＢＯは約３００ Ｖ。Through the above steps, the structure shown in FIG. 1 is obtained. From the profile in FIG. 2, the junction breakdown voltage of the PN N N structure is several tens of volts. Thirdly, based on profile 1, the base-collector breakdown voltage VCBO of an NPNN transistor is approximately 300V.
エミッタコレクタ間（ベースオープン）耐圧Ｖ。ＥＯは
約２００ｖである。これらの接合耐圧は低濃度側の不純
物濃度及びトランジスタの１ＩＦＥにより決定されるの
である。従ってクランプダイオードの耐圧を役目する場
合はＮ エピタキシャル層の不純物両度を変えることに
より行なわれる。Emitter-collector (base open) withstand voltage V. EO is about 200v. These junction breakdown voltages are determined by the impurity concentration on the low concentration side and the 1IFE of the transistor. Therefore, when the clamp diode serves as a breakdown voltage, it is done by changing the impurity concentration of the N epitaxial layer.
ところでこの方法において従来はＮ′層形成するために
エピタキシャル技術を用いているために通常のトランジ
スタ（クランプダイオードなし）に比べてウェハース製
造のコストが犬である。又、エピタキシャル技術でＮ層
をＪｔ？成するため、１層をウェハース内に全ｎｎ成長
し７てしまい、選択的に形成することはできない。従っ
て、第１図の構造においてはダイオード部Ｂのブレーク
タウンはＰ層４の曲率部分で生じＰＮ 接合全面が有効
に動作しない。従ってダイオード部の信頼性にも問題が
あった。However, since this method conventionally uses epitaxial technology to form the N' layer, the cost of manufacturing the wafer is higher than that of a normal transistor (without a clamp diode). Also, using epitaxial technology, the N layer can be made into Jt? Therefore, one layer grows all nn within the wafer, and cannot be formed selectively. Therefore, in the structure shown in FIG. 1, breakdown of the diode portion B occurs at the curvature portion of the P layer 4, and the entire surface of the PN junction does not operate effectively. Therefore, there was also a problem with the reliability of the diode section.
従来構造のクランプダイオード入りトランジスタにはか
かる構造上の問題点と製造コストの問題点とがあった。The transistor with a conventional clamp diode structure has such structural problems and manufacturing cost problems.
本発明はかかる２層エピタキシャルウェハースを用いる
ことなく、信頼性の冒いクランプダイオードを内蔵する
トランジスタの構造を提供するものである。The present invention provides a transistor structure that does not use such a two-layer epitaxial wafer and incorporates a clamp diode, which deteriorates reliability.
本発明の特徴は、−導電型の半導体基板の一生表面に選
択的に逆導電型のベース領域が設けられ、このベース領
域内に一導電型のエミッタ領域が設けられ、このベース
領域に隣接し°Ｃ高濃度−導電型領域およＯ・Ｗ５５層
逆等電ル１領域が１けられたクランプダイオード付トラ
ンジスタにおいて、この筒嬢度−導電Δり領域は半導体
基板中に押設され°Ｃおり、ハリ記の筒醐度逆尋篭型領
域がこの藁振度−導を型領域上により広い平面形状を有
するように設けられている２′７ラン７”ダイオード付
トランジスタにある。The present invention is characterized in that: - a base region of an opposite conductivity type is selectively provided on the surface of a semiconductor substrate of a conductivity type, an emitter region of one conductivity type is provided within this base region, and an emitter region of one conductivity type is provided adjacent to this base region; In a transistor with a clamp diode in which a °C high concentration conductivity type region and an O/W55 layer inverse isoelectric region are single-digited, this cylindrical conductivity ∆ region is pressed into the semiconductor substrate. The 2'7" diode-equipped transistor is provided with a 2'7" diode having a wider planar shape on the 2'7" conductor type region.
例えは、１つの導電型？３：もつ仝１ぞ畳ｔＩ−場根の
−・方の面にこれと反対の導電型をもつ第１ベース領域
、又第１ペースｆ！ＪＩＩ域に隣接し第１と反対の導電
型をもつエミッタ領域、及び第１べ・−ス領域の周辺部
にｌｌＡ接し半導体古根の一方の面にイ詞ン江入を使用
して選択的部分的に形成されｆｃＥｌｉ、１ベース領域
と反対の導電型で不純物濃度がＩ Ｘ １０” ｃｍ−
３〜ｌＸ１０ｃｍ である第２のベース領域及びこの
ベース領域にｈｉしかつ第１ベース領域とつながり、第
１ベース領域より不純物濃度が高く、同じ導電型をもつ
第２ベース領域、及び半導体基板の他方の而にコレクタ
領域をもつクランプダイオード付トランジスタである。For example, one conductivity type? 3: There is also a first base region having a conductivity type opposite to this on the - side surface of the tatami tI field root, and a first pace f! An emitter region adjacent to the JII region and having a conductivity type opposite to that of the first base region, and an emitter region in contact with the periphery of the first base region and on one side of the semiconductor old root are selectively injected using an inlet. partially formed fcEli, 1 with a conductivity type opposite to that of the base region and an impurity concentration of I x 10" cm-
3 to 1×10 cm, a second base region that is hi to this base region and connected to the first base region, has a higher impurity concentration than the first base region, and has the same conductivity type, and the other side of the semiconductor substrate. This is a transistor with a clamp diode that has a collector region.
以下、本発明の一実施例を図１１１１を用いて摺、明す
る。第４図は本発明によるクランプダイオードを内戚す
るトランジスタの構造の一例である。本手１４造の製造
は以下の手順により行なわれる。An embodiment of the present invention will be explained below using FIG. 1111. FIG. 4 is an example of the structure of a transistor incorporating a clamp diode according to the present invention. The production of Honte 14-zukuri is carried out by the following procedure.
（１）不純物濃度約１０ ｃｍ ｌ７）Ｎ型半導体
基鈑６に約６０μｎ１厚さの、不純物限度約５Ｘ１０”
ｃｍ−３のＮ型エピタキシャル層１を有するシリコンウ
ェハースを用意する。(1) Impurity concentration of about 10 cm l7) N-type semiconductor substrate 6 with a thickness of about 60 μn1, impurity limit of about 5×10”
A silicon wafer having an N-type epitaxial layer 1 of cm-3 is prepared.
（２）熱酸化工程により酸化膜を成長させ、フォトレジ
ストにより酸化膜に窓あけを行う（し１示せず）。(2) An oxide film is grown by a thermal oxidation process, and a window is formed in the oxide film using a photoresist (see 1, not shown).
（３）上の酸化膜をマスクにして、ボロンを選択拡散し
第１ベース層３を形成する。(3) Using the upper oxide film as a mask, boron is selectively diffused to form the first base layer 3.
（４）再び熱酸化工程により酸化膜を成長させ、フォト
レジストにより酸化膜に窓あけを行なう（図示せず）。(4) The oxide film is grown again by a thermal oxidation process, and a window is formed in the oxide film using a photoresist (not shown).
（５）上の酸化膜をマスクにしてリンをイオン注入法等
により導入し、続いて熱工程によりＮ層２′を拡散１２
て形成する。(5) Using the upper oxide film as a mask, phosphorus is introduced by ion implantation, etc., and then the N layer 2' is diffused 12 by a thermal process.
form.
（６）再び熱酸化により酸化膜を形成し窓あけを行なう
（図示せず）。(6) An oxide film is formed again by thermal oxidation and a window is opened (not shown).
（７）上の酸化膜をマスクにしてボロンを拡散し第２ベ
ース層となる高漉度逆導電型領域４を形成する。(7) Using the upper oxide film as a mask, boron is diffused to form a highly concentrated opposite conductivity type region 4 which will become a second base layer.
（８）再び熱酸化により酸化膜を形成し窓あけを行なう
（図示せず）。(8) An oxide film is formed again by thermal oxidation and a window is opened (not shown).
（９）上の酸化膜をマスクにしてリンを拡散し、エミツ
タ層５を形成する。(9) Using the upper oxide film as a mask, phosphorus is diffused to form the emitter layer 5.
Ｑｏ） ペース、エミッタ、コレクタ電極ヲＡ 着Ｆ
Ｃより付着する（図示せず）。Qo) Pace, emitter, collector electrode
It adheres from C (not shown).
本発明実施例ではダイオードのＮ＋層２′をイオン注入
法を用いて作る。この理由は、Ｎ層２′の不純物儂度を
約１０ ｃｍ 程度にする必要があるのに対して、通常
のガスダイリーーションによる不純物デポジットでは１
０ｃｍ−７（らいしか得ることはできず、゛また耐圧も
１ｏｖ程度になってしまうが、イオン注入法を用いるな
らば１０ ｃｍ夕を辺での濃度１ントロールが容易で
あり、耐圧コントロールが１０〜３００ｖの間で正確に
コントロール出来るからである。さらに、とのＮ１ｆｌ
ｔ２’をエピタキシャル層で形成する場合ウェハース内
に選択的に形成することは出来ず、表面全部にＮ層層が
形成されて耐圧の点で問題が生じるのに対し、イオン注
入によればＰ１丁定の位置のみに形成することが出来る
。すなわち、本発明によればＮ層を酸化膜マスク尋を用
いることにより選択的に形成することが可能である。In the embodiment of the present invention, the N+ layer 2' of the diode is formed using ion implantation. The reason for this is that the impurity intensity of the N layer 2' needs to be about 10 cm, whereas the impurity intensity of the normal gas dilation is about 1 cm.
It is possible to obtain only 0cm-7 (leprosy), and the withstand voltage will be around 1ov, but if ion implantation is used, it is easy to control the concentration at the side of 10cm-7, and the withstand voltage can be controlled at 10cm-7. This is because it can be accurately controlled between ~300v.Furthermore, the N1fl of
When forming t2' with an epitaxial layer, it cannot be formed selectively within the wafer, and an N layer is formed on the entire surface, causing problems in terms of withstand voltage, whereas with ion implantation, P1 It can be formed only in certain positions. That is, according to the present invention, it is possible to selectively form the N layer by using an oxide film mask layer.
第４図の構造ではＮ層２／をＰ第２ペース領域４よりも
狭くしている。この構造ではＰＮ接合には従来構造の如
き接合の曲率は生じないのでクランプダイオードの降伏
は接合全面において生じる。従って従来構造に対して信
頼性の点においてもすぐれている。In the structure of FIG. 4, the N layer 2/ is made narrower than the P second space region 4. In this structure, the PN junction does not have the curvature of the junction as in the conventional structure, so breakdown of the clamp diode occurs over the entire surface of the junction. Therefore, it is superior in reliability to the conventional structure.
第１図は従来構造をもつクランプダイオード入りトラン
ジスタのウェハース断面図、第２図はダイオード部分の
ウェハース内の不純物分布、第３図はトランジスタ部分
のウェハース内の不純物分布、第４図は本発明実施例に
よるクランプダイオード付トランジスタのウェハース断
面図、でおる。
なお図において、１・・・・・・Ｎ−エピタキシャル層
、２・・・・・・Ｎエピタキシャル層、３・・・・・・
Ｐ拡散層（第１ベース）、４・・・・・・Ｐ拡散層（Ｍ
２ペース）、５・・・：・・Ｎ＋拡散層（エミッタ）、
６・・・・・−Ｎ＋基板（コレクタ）、２／、、、、・
・Ｎ拡散Ｉ＠（第２ベース）、Ａ・・・・・・トランジ
スタ部分、Ｂ、Ｂ’・・・・・・ダイオード部分、で凌
】る。Figure 1 is a wafer cross-sectional view of a transistor with a clamp diode having a conventional structure, Figure 2 is the impurity distribution in the wafer in the diode part, Figure 3 is the impurity distribution in the wafer in the transistor part, and Figure 4 is the implementation of the present invention. This is a cross-sectional view of a wafer of a transistor with a clamp diode according to an example. In the figure, 1...N-epitaxial layer, 2...N epitaxial layer, 3...
P diffusion layer (first base), 4...P diffusion layer (M
2 pace), 5...:...N+ diffusion layer (emitter),
6...-N+ board (collector), 2/...
・N diffusion I@ (second base), A......transistor part, B, B'......diode part].
Claims (1)
型のベース領域が設けられ、該ベース領力友内に一専′
屹°、型のエミッタ領域が設けられ、該ベース領域に隣
接Ｉて高温度−導電型領域お」二び高圃度逆４寛型領％
９が設けられたクランプダイオード付トランジスタにお
・いて、該高温度−導電型領域は前記半導体ｙ−根板中
埋設されており、前記高娘度逆２ＳＩＪｆ、型領域が該
酸濃度−導電型領域上により広い千ｍ１形状を不するよ
うに設けらねていることを特徴とするクランプダイオー
ド付ｌ・ランジスタ。A region 2s-type base region is selectively provided on one main surface of a semiconductor substrate of a type 1, and a base region of a region 2s-type is selectively provided within the base region.
A type emitter region is provided adjacent to the base region, and a high temperature conductivity type region and a high temperature inverted 4-type emitter region are provided.
In the transistor with a clamp diode provided with 9, the high temperature conductivity type region is buried in the semiconductor y-root plate, the high daughterness inverse 2SIJf, the type region is the acid concentration and conductivity type region. A l-transistor with a clamp diode, characterized in that it is arranged so as to have a wider area of 1,000 m1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14722282A JPS5936965A (en) | 1982-08-25 | 1982-08-25 | Transistor with clamp diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14722282A JPS5936965A (en) | 1982-08-25 | 1982-08-25 | Transistor with clamp diode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936965A true JPS5936965A (en) | 1984-02-29 |
Family
ID=15425327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14722282A Pending JPS5936965A (en) | 1982-08-25 | 1982-08-25 | Transistor with clamp diode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936965A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008278831A (en) * | 2007-05-14 | 2008-11-20 | Kyushu Sekisui Kogyo Co Ltd | Laver-culture-material tentering bar |
-
1982
- 1982-08-25 JP JP14722282A patent/JPS5936965A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008278831A (en) * | 2007-05-14 | 2008-11-20 | Kyushu Sekisui Kogyo Co Ltd | Laver-culture-material tentering bar |
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