JPS5934986Y2 - 混成厚膜集積回路 - Google Patents
混成厚膜集積回路Info
- Publication number
- JPS5934986Y2 JPS5934986Y2 JP10183479U JP10183479U JPS5934986Y2 JP S5934986 Y2 JPS5934986 Y2 JP S5934986Y2 JP 10183479 U JP10183479 U JP 10183479U JP 10183479 U JP10183479 U JP 10183479U JP S5934986 Y2 JPS5934986 Y2 JP S5934986Y2
- Authority
- JP
- Japan
- Prior art keywords
- thick film
- integrated circuit
- film integrated
- hybrid
- electrode pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Description
【考案の詳細な説明】
本考案は、サンドインチ型厚膜コンデンサの容量制御抵
抗値制御を可能にした混成厚膜集積回路の上部電極パタ
ーンに関するものである。
抗値制御を可能にした混成厚膜集積回路の上部電極パタ
ーンに関するものである。
従来技術を第１図のサンドインチ型厚膜コンデンサを例
に説明する。
に説明する。
第１図は混成厚膜集積回路の平面図において、サンドイ
ンチ型厚膜コンデンサ以外のパターンを省略したもので
ある。
ンチ型厚膜コンデンサ以外のパターンを省略したもので
ある。
１はセラミック基板、２は下部電極パターン層、３は誘
電体層、４は上部電極パターン層である。
電体層、４は上部電極パターン層である。
厚膜コンデンサの容量は、誘電体層３の厚みに反比例し
、セラミック基板１上の下部電極パターン層２ど誘電体
層３上の上部電極パターン層４とにより形成される有効
電極面積に比例する。
、セラミック基板１上の下部電極パターン層２ど誘電体
層３上の上部電極パターン層４とにより形成される有効
電極面積に比例する。
ところが従来技術によると該誘電体層３の厚みが一般に
数１０μｍと薄く、スクリーン印刷条件あるいは誘電体
ペーストの印刷特性等により一般に２０多以上のロット
間のばらつきをもつため、高精度な厚膜コンデンサの形
成が困難であった。
数１０μｍと薄く、スクリーン印刷条件あるいは誘電体
ペーストの印刷特性等により一般に２０多以上のロット
間のばらつきをもつため、高精度な厚膜コンデンサの形
成が困難であった。
また、下部電極パターン層２と上部電極パターン層４の
位置ずれが生じた場合、各コンデンサの容量の誤差は正
、負ばらばらであり１位置ずれの方向を見つげることも
また、位置ずれを補正することも困難となる欠点があっ
た。
位置ずれが生じた場合、各コンデンサの容量の誤差は正
、負ばらばらであり１位置ずれの方向を見つげることも
また、位置ずれを補正することも困難となる欠点があっ
た。
その結果、高精度が要求されるコンデンサはチップコン
デンサ又は、ディスクリートコンデンサを外付けすると
いう対策もあるが、それにより半田付接続箇所が増し、
信頼性が低下するとともに原価が増すことは避けられな
かった。
デンサ又は、ディスクリートコンデンサを外付けすると
いう対策もあるが、それにより半田付接続箇所が増し、
信頼性が低下するとともに原価が増すことは避けられな
かった。
本考案の目的は上記した従来技術の欠点をなくし、サン
ドインチ型厚膜コンデンサの容量の誤差を補正できるよ
うにパターン設計された形状の異なる高精度なサンドイ
ンチ型厚膜コンデンサを２個以上含む混成厚膜集積回路
を提供することにある。
ドインチ型厚膜コンデンサの容量の誤差を補正できるよ
うにパターン設計された形状の異なる高精度なサンドイ
ンチ型厚膜コンデンサを２個以上含む混成厚膜集積回路
を提供することにある。
本考案は、厚膜・コンデンサの容置が誘電体層の厚みに
大きく依存し、２個以上の厚膜コンデンサを有する混成
厚膜集積回路においても、ロット内にあっては、コンデ
ンサの容量の誤差は正または負のどちらか一方に片寄る
ことに着目し、上記コンデンサの上部引出し電極を同じ
向きにするとともに、上部引出し電極の幅を厚膜コンデ
ンサの有効電極面積に比例する値に設計しておき、誘電
体の厚みによる容置の誤差が生じた場合に、印刷マスク
を移動させてその誤差を補正することにより、厚膜コン
デンサの容置を設計値に近づけ、精度を高めようとする
ものである。
大きく依存し、２個以上の厚膜コンデンサを有する混成
厚膜集積回路においても、ロット内にあっては、コンデ
ンサの容量の誤差は正または負のどちらか一方に片寄る
ことに着目し、上記コンデンサの上部引出し電極を同じ
向きにするとともに、上部引出し電極の幅を厚膜コンデ
ンサの有効電極面積に比例する値に設計しておき、誘電
体の厚みによる容置の誤差が生じた場合に、印刷マスク
を移動させてその誤差を補正することにより、厚膜コン
デンサの容置を設計値に近づけ、精度を高めようとする
ものである。
第２図は本考案の一実施例であり、１はセラミック基板
、２は下部電極パターン層、３は誘電体層、４ａは上部
電極パターン層４ｂは上部引出し電極パターン層である
。
、２は下部電極パターン層、３は誘電体層、４ａは上部
電極パターン層４ｂは上部引出し電極パターン層である
。
（厚膜コンデンサ以外のパターンは省略しである。
）厚膜コンデンサの容置は、セラミック基板１上の下部
電極パターン層２と、誘電体層３上の上部電極パターン
層４ａおよび上部引出し電極パターン層４ｂの一部とに
より形成される有効電極面積に比例し、誘電体層３に反
比例する。
電極パターン層２と、誘電体層３上の上部電極パターン
層４ａおよび上部引出し電極パターン層４ｂの一部とに
より形成される有効電極面積に比例し、誘電体層３に反
比例する。
容量の補正は以下のようにする。
第１０ツトの混成厚膜集積回路の厚膜コンデンサの容量
を測定し、その誤差の平均を計算し、第２０ツトからは
上記誤差がなくなるように、＋Ｘあるいは−Ｘ方向に上
部電極パターンの印刷マスクを移動させるこれにより、
有効電極面積が変化するため、誘電体層３の厚みの誤差
による容置の誤差を補正することができる。
を測定し、その誤差の平均を計算し、第２０ツトからは
上記誤差がなくなるように、＋Ｘあるいは−Ｘ方向に上
部電極パターンの印刷マスクを移動させるこれにより、
有効電極面積が変化するため、誘電体層３の厚みの誤差
による容置の誤差を補正することができる。
上部引出し電極の幅は有効電極面積に比例するように設
計されているので、マスク移動による容量の変化は、す
べての厚膜コンデンサで同一となる。
計されているので、マスク移動による容量の変化は、す
べての厚膜コンデンサで同一となる。
印刷マスクのＯ，ｌ ｍｙｎの移動で容置が敷部変化す
るように上部引出し電極の幅を設計しておき、他のクロ
スオーバ一部分などは通常よりＯ６２〜０．３朋程度の
余裕をみておけば、印刷ずれによる不良もない。
るように上部引出し電極の幅を設計しておき、他のクロ
スオーバ一部分などは通常よりＯ６２〜０．３朋程度の
余裕をみておけば、印刷ずれによる不良もない。
本考案の混成厚膜集積回路は、上記のように複数個のサ
ンドインチ型厚膜コンデンサの容置を制御することがで
きるため、高精度な厚膜コンデンサを形成することがで
きる。
ンドインチ型厚膜コンデンサの容置を制御することがで
きるため、高精度な厚膜コンデンサを形成することがで
きる。
その結果、混成厚膜集積回路の信頼性が増し、また、高
精度が要求されるコンデンサのみを外付けする必要もな
くなるため、原価低減がはかれる効果を奏する。
精度が要求されるコンデンサのみを外付けする必要もな
くなるため、原価低減がはかれる効果を奏する。
また本考案は形状が同一な厚膜コンデンサを２個以上含
む回路についても有効である。
む回路についても有効である。
第１図は従来技術による混成厚膜集積回路の平面図、第
２図は本考案による混成厚膜集積回路の平面図である。 （どちらも厚膜コンデンサ以外のパターンは省略しであ
る。 ）１・・・セラミック基板、２・・・下部電極パターン
層。 ３・・・誘電体層、４・・・上部電極パターン層。
２図は本考案による混成厚膜集積回路の平面図である。 （どちらも厚膜コンデンサ以外のパターンは省略しであ
る。 ）１・・・セラミック基板、２・・・下部電極パターン
層。 ３・・・誘電体層、４・・・上部電極パターン層。
Claims (1)
- サンドインチ型厚膜コンデンサを２個以上有する混成厚
膜集積回路において、上部電極パターンの引き出し方向
が同一方向であり、かつその引出し電極の幅が各々の厚
膜コンデンサの有効電極面積に比例する値になっている
ことを特徴とする混成厚膜集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10183479U JPS5934986Y2 (ja) | 1979-07-25 | 1979-07-25 | 混成厚膜集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10183479U JPS5934986Y2 (ja) | 1979-07-25 | 1979-07-25 | 混成厚膜集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5621433U JPS5621433U (ja) | 1981-02-25 |
| JPS5934986Y2 true JPS5934986Y2 (ja) | 1984-09-27 |
Family
ID=29334574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10183479U Expired JPS5934986Y2 (ja) | 1979-07-25 | 1979-07-25 | 混成厚膜集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5934986Y2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177691U (ja) * | 1985-04-25 | 1986-11-06 | ||
| JPS6449287U (ja) * | 1987-09-24 | 1989-03-27 | ||
| JPH02147188U (ja) * | 1989-05-15 | 1990-12-13 | ||
| JP2020202307A (ja) * | 2019-06-11 | 2020-12-17 | 株式会社村田製作所 | キャパシタ |
-
1979
- 1979-07-25 JP JP10183479U patent/JPS5934986Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5621433U (ja) | 1981-02-25 |
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