JPS5933687A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5933687A JPS5933687A JP57143570A JP14357082A JPS5933687A JP S5933687 A JPS5933687 A JP S5933687A JP 57143570 A JP57143570 A JP 57143570A JP 14357082 A JP14357082 A JP 14357082A JP S5933687 A JPS5933687 A JP S5933687A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- memory
- signal
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコンピュータのスタックメモリなど順序を持っ
てデータの書込みと読出しをする記憶装置面に関する。
てデータの書込みと読出しをする記憶装置面に関する。
この種の装置としては、先入れ先出し型メモリ（Ｆ工Ｆ
Ｏ）と呼ばれるものがあり、第１図に示すようにレジス
タＲｏ〜、Ｒｎの各ビットを並列接続し、入力データを
レジスタＲｏＫ調込むときはそれまで該レジスタＲＯに
記憶されるデータを前もってレジスタＲ，に並列転送し
ておくという制御を各レジスタＲｏ −Ｒｎ間で行なわ
せ、最初に記憶したデータはレジスタＲｎから胱出すよ
うにしている。
Ｏ）と呼ばれるものがあり、第１図に示すようにレジス
タＲｏ〜、Ｒｎの各ビットを並列接続し、入力データを
レジスタＲｏＫ調込むときはそれまで該レジスタＲＯに
記憶されるデータを前もってレジスタＲ，に並列転送し
ておくという制御を各レジスタＲｏ −Ｒｎ間で行なわ
せ、最初に記憶したデータはレジスタＲｎから胱出すよ
うにしている。
この従来装置は、レジスタＲＯに書込んだデータはその
読出しにレジスタＲｎまで順次転送しなければ読出せな
いし、読出しボートと書込みボートに夫々データピン（
端子）を必要としてデータビット数の２陪のデータビン
を必要とする。−また、出力ボートから斬１出したデー
タはレジスタ内に残らない破壊読出しになり、複数回の
データ参照ができない。また、データ記憶容量の割に必
要素子数が多くなり、多量のデータ記憶が難しい問題が
あった。
読出しにレジスタＲｎまで順次転送しなければ読出せな
いし、読出しボートと書込みボートに夫々データピン（
端子）を必要としてデータビット数の２陪のデータビン
を必要とする。−また、出力ボートから斬１出したデー
タはレジスタ内に残らない破壊読出しになり、複数回の
データ参照ができない。また、データ記憶容量の割に必
要素子数が多くなり、多量のデータ記憶が難しい問題が
あった。
捷だ、スタックメモリとしても使用可能にするにはデー
タの後入れ先出しく１・工ＦＯ）機能を必要とし、この
機能を実現するにはデータ転送を切換えるゲート素子を
多量に必要とする。
タの後入れ先出しく１・工ＦＯ）機能を必要とし、この
機能を実現するにはデータ転送を切換えるゲート素子を
多量に必要とする。
本発明は、ランダムアクセスメモリを記憶要素とし、そ
の記憶順序制御手段を簡単な構成にして従来の問題点を
解消した記憶装置を提供するととを目的とする。
の記憶順序制御手段を簡単な構成にして従来の問題点を
解消した記憶装置を提供するととを目的とする。
第２図は本発明の一実施例を示す回路図である。
ランダムアクセスメモリエはＦＩ’ＦＯ又はＬ工ＦＯ専
用の記憶要素もしくはマイクロコンピュータのメモリの
一部にＦ、ＴＦＯ又ｉｄ Ｌｌ：ＦＯメモリエリアとし
て共用される。メモリ１へのデータ書込み、胱出しは双
方向性になるデータバス２でなされ、アドレッシングは
アドレス制御回路３によってなされる。
用の記憶要素もしくはマイクロコンピュータのメモリの
一部にＦ、ＴＦＯ又ｉｄ Ｌｌ：ＦＯメモリエリアとし
て共用される。メモリ１へのデータ書込み、胱出しは双
方向性になるデータバス２でなされ、アドレッシングは
アドレス制御回路３によってなされる。
選択アドレスラッチ回路４けアドレスバス５のうちの基
底（）位）アドレスデータをラッチ指令信号Ｐ１によっ
て記憶する。デコーダ６はアドレスバス５のうちの基底
アドレスデータをデコードし、該データがメモリ１のア
ドレス範囲にあるときは該アドレス範囲に相当する端子
に論理蓼１〃出力を得る。アップダウンカウンタ７はデ
コーダ６の出力を計数入力とし、アップダウン切換指令
信号Ｐ２によって計数力Ｉｌ′峰と計数減算を切換え、
リセット信号Ｐ３によってリセットされる。加算器８は
選択アドレスラッチ回路４の基底アドレスデータとカウ
ンタ７の計数内接とを加算してメモリｌのアドレスデー
タを得るもので、アクセスコントロール信号Ｐ４によっ
て加算動作する。カウンタ７はその桁数がメモリ１のデ
ータ数ｎ（１〜ｎ）以上を計数できるように決められる
。信号Ｐ１〜Ｐ４は、アドレス制御回路内で、デコーダ
６の前記使用のデコード信号の他を利用し作り出される
か、−または、前記アドレス制御回路がＩＣ化されると
きはＣＰＵ からのデータバスイン（ＤＢＩＮ ）や
ライト（ＷＲ）のストローブパルスから作り出される。
底（）位）アドレスデータをラッチ指令信号Ｐ１によっ
て記憶する。デコーダ６はアドレスバス５のうちの基底
アドレスデータをデコードし、該データがメモリ１のア
ドレス範囲にあるときは該アドレス範囲に相当する端子
に論理蓼１〃出力を得る。アップダウンカウンタ７はデ
コーダ６の出力を計数入力とし、アップダウン切換指令
信号Ｐ２によって計数力Ｉｌ′峰と計数減算を切換え、
リセット信号Ｐ３によってリセットされる。加算器８は
選択アドレスラッチ回路４の基底アドレスデータとカウ
ンタ７の計数内接とを加算してメモリｌのアドレスデー
タを得るもので、アクセスコントロール信号Ｐ４によっ
て加算動作する。カウンタ７はその桁数がメモリ１のデ
ータ数ｎ（１〜ｎ）以上を計数できるように決められる
。信号Ｐ１〜Ｐ４は、アドレス制御回路内で、デコーダ
６の前記使用のデコード信号の他を利用し作り出される
か、−または、前記アドレス制御回路がＩＣ化されると
きはＣＰＵ からのデータバスイン（ＤＢＩＮ ）や
ライト（ＷＲ）のストローブパルスから作り出される。
また、メモリ１の書込み絖出しはリード／ライト信号Ｐ
５によって制御される。
５によって制御される。
こうした構成において、メモリ１のアドレスｌ〜ｎに対
して順序を持ってデータの読出し、曹込みをするには、
１ずリセット信号Ｐ３によってカウンタ７をリセット状
態にすると共に信号Ｐ２でカウントアツプモードにして
おく。この状；＝ｉでデータを書込むためにアドレスバ
ス５にアドレスデータを与えて、信号Ｐｌを与えると、
アドレスラッチ回路４に基底アドレスデータがラッチさ
れると共にカウンタ７の内容が１になっており、続く加
算器８のアクセスコントロール信号Ｐ４に対してはメモ
ＩＪ １のアドレスｌへのデータ書込みがなされる。
して順序を持ってデータの読出し、曹込みをするには、
１ずリセット信号Ｐ３によってカウンタ７をリセット状
態にすると共に信号Ｐ２でカウントアツプモードにして
おく。この状；＝ｉでデータを書込むためにアドレスバ
ス５にアドレスデータを与えて、信号Ｐｌを与えると、
アドレスラッチ回路４に基底アドレスデータがラッチさ
れると共にカウンタ７の内容が１になっており、続く加
算器８のアクセスコントロール信号Ｐ４に対してはメモ
ＩＪ １のアドレスｌへのデータ書込みがなされる。
この４（込み動作はデータバス２にデータが与えられア
ドレスバス５にアドレスデータが与えられて各信号Ｐ、
、Ｐ４が与えられる都度繰返されてメモリ１のアドレス
１から川αにデータ書込みをする。
ドレスバス５にアドレスデータが与えられて各信号Ｐ、
、Ｐ４が与えられる都度繰返されてメモリ１のアドレス
１から川αにデータ書込みをする。
こうした戸−夕書込みでメモリ１のアドレス１から順に
・Ｍ込−まれたデータに対して、先入れ先出しヘリメモ
リとじ−Ｃ動作させるには、カウンタ７を信号Ｐ３でリ
セットすると共に、信号Ｐ２をカウントアツプに保持し
てデータ書込みと同様にアドレステータを与え、信号Ｐ
、、 Ｐ４． Ｐ５を与えることでアドレスｌのデータ
から順に読出される。丑／こ、後入れ先出し型メモリと
して動作させるにＣ１、カウンタ７を書込み時の内容に
保持して信号Ｐ２をカウントダウンに切換えることによ
って最後に書込んだアドレスのデータから順にアドレス
１までのデータ読出しがなされる。
・Ｍ込−まれたデータに対して、先入れ先出しヘリメモ
リとじ−Ｃ動作させるには、カウンタ７を信号Ｐ３でリ
セットすると共に、信号Ｐ２をカウントアツプに保持し
てデータ書込みと同様にアドレステータを与え、信号Ｐ
、、 Ｐ４． Ｐ５を与えることでアドレスｌのデータ
から順に読出される。丑／こ、後入れ先出し型メモリと
して動作させるにＣ１、カウンタ７を書込み時の内容に
保持して信号Ｐ２をカウントダウンに切換えることによ
って最後に書込んだアドレスのデータから順にアドレス
１までのデータ読出しがなされる。
これ捷での制１１１４１は第３図に示すフローチャート
になり、同図は′マイクロコンピュータのメモリをイ史
出した場合にｔ土ＣＰＵの制御１フローにもなり、ＣＰ
Ｊま信号Ｐ１〜Ｐ５作成のｋめのコントロール信月を発
生するのみ−ｔ： ＦＩＥ’０とＴ−Ｊｌｉ”０を切換
えたデータイ（１込み、読出し制御ができる。
になり、同図は′マイクロコンピュータのメモリをイ史
出した場合にｔ土ＣＰＵの制御１フローにもなり、ＣＰ
Ｊま信号Ｐ１〜Ｐ５作成のｋめのコントロール信月を発
生するのみ−ｔ： ＦＩＥ’０とＴ−Ｊｌｉ”０を切換
えたデータイ（１込み、読出し制御ができる。
以」二のとおり、本発明によれば、ランダムアクセスメ
モリに少しのハードウェア構成のアドレス１ｉ制御回路
を設・けることにより、従来装置の問題点を解消し、仔
意芥叶で先入れ先出し型メモリと後入れ先出し型メモリ
の両力のメモリとし−Ｃ使用できるし、マイクロコンピ
ュータのメモリの一部エリアに適用してＣＰＵ側のプロ
グラムｆＪｉ’＋ ＃’−化合図ることができる。１ｋ
、１つのランダムアクセスメモリに複数のＦＵＦＯ、Ｌ
ＩＦ’Ｏ切換可能にしたメモリを構成できる。
モリに少しのハードウェア構成のアドレス１ｉ制御回路
を設・けることにより、従来装置の問題点を解消し、仔
意芥叶で先入れ先出し型メモリと後入れ先出し型メモリ
の両力のメモリとし−Ｃ使用できるし、マイクロコンピ
ュータのメモリの一部エリアに適用してＣＰＵ側のプロ
グラムｆＪｉ’＋ ＃’−化合図ることができる。１ｋ
、１つのランダムアクセスメモリに複数のＦＵＦＯ、Ｌ
ＩＦ’Ｏ切換可能にしたメモリを構成できる。
第１図は従来のＦＩＦＯ型メモ型金モリするための図、
第２図は本発明の一実施例を示す回路図、第３図は第２
図における制ｆＩａＩ１７ローチャートである。 １ｅ●−ランダムアクセスメモリ、２●１データパス、
３・争・アドレス制御回路、４拳・●選択アドレスラッ
チＩｒ−ｊｌ路、５●−●アドレスバス、６●●●デコ
ーダ、７ｓｌＩＩ１カウンタ、８●●●加算器。 ４７５ 第３図
第２図は本発明の一実施例を示す回路図、第３図は第２
図における制ｆＩａＩ１７ローチャートである。 １ｅ●−ランダムアクセスメモリ、２●１データパス、
３・争・アドレス制御回路、４拳・●選択アドレスラッ
チＩｒ−ｊｌ路、５●−●アドレスバス、６●●●デコ
ーダ、７ｓｌＩＩ１カウンタ、８●●●加算器。 ４７５ 第３図
Claims (1)
- ランダムアクセスメモリと、このメモリのアドレスデー
タのうちのメモリエリアに相当する上位アドレスデータ
を一時記憶する選択アドレスラツヂ回路と、上記上位ア
ドレスデータをテコードしてメモリエリア内のアドレス
であることを検出するデコーダと、このデコーダの検出
毎に計数動作をしリセットとカウントアツプ／ダウンの
切換え制御されるアップダウンカウンタと、このアップ
ダウンカウンタの内容と上記選択アドレスラッチ回路の
上記アドレスデータとを加算して上記ランダムアクセス
メモリのアドレスデータとする加算器とを備えたことを
特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143570A JPS5933687A (ja) | 1982-08-19 | 1982-08-19 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143570A JPS5933687A (ja) | 1982-08-19 | 1982-08-19 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933687A true JPS5933687A (ja) | 1984-02-23 |
Family
ID=15341817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57143570A Pending JPS5933687A (ja) | 1982-08-19 | 1982-08-19 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933687A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61273790A (ja) * | 1985-05-29 | 1986-12-04 | Nec Corp | 記憶回路 |
| US6804728B2 (en) | 2000-03-09 | 2004-10-12 | Fujitsu Limited | I/O control device and I/O control method |
-
1982
- 1982-08-19 JP JP57143570A patent/JPS5933687A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61273790A (ja) * | 1985-05-29 | 1986-12-04 | Nec Corp | 記憶回路 |
| US6804728B2 (en) | 2000-03-09 | 2004-10-12 | Fujitsu Limited | I/O control device and I/O control method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0227687B2 (ja) | ||
| JPH0746507B2 (ja) | 二重ポート読出し／書込みメモリー | |
| JPS6053896B2 (ja) | デ−タ処理装置のメモリシステム | |
| TW388881B (en) | A nonvolatile memory and a semiconductor device with the nonvolatile memory | |
| JPS5960658A (ja) | 論理機能を備えた半導体記憶装置 | |
| GB888732A (ja) | ||
| JPH0466079B2 (ja) | ||
| US4460972A (en) | Single chip microcomputer selectively operable in response to instructions stored on the computer chip or in response to instructions stored external to the chip | |
| US6654311B2 (en) | Synchronous flash memory command sequence | |
| JPS5933687A (ja) | 記憶装置 | |
| JPH08221319A (ja) | 半導体記憶装置 | |
| AU614426B2 (en) | Constitution for expanding logic scale of a programmable logic array | |
| JPH01138694A (ja) | メモリ装置 | |
| JPH10302475A (ja) | メモリ制御装置 | |
| JP2659222B2 (ja) | メモリ回路 | |
| JPS63104289A (ja) | 半導体メモリ | |
| KR920008597A (ko) | 마이크로 컴퓨터 | |
| EP0687984A1 (en) | Data processing system having an address/data bus directly coupled to peripheral device | |
| JPS5933688A (ja) | 記憶装置 | |
| JP2734312B2 (ja) | メモリ回路 | |
| JPH09198880A (ja) | 不揮発性半導体メモリ | |
| JPS6244352B2 (ja) | ||
| KR910006792B1 (ko) | 다이랙트 메모리 억세스 컨트롤러의 억세스 메모리 확장회로 | |
| JPS62180582A (ja) | 多ポ−トメモリシステム | |
| JP2788765B2 (ja) | 半導体記憶装置 |