JPS5932177A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5932177A JPS5932177A JP14292182A JP14292182A JPS5932177A JP S5932177 A JPS5932177 A JP S5932177A JP 14292182 A JP14292182 A JP 14292182A JP 14292182 A JP14292182 A JP 14292182A JP S5932177 A JPS5932177 A JP S5932177A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明し11、半導体製筒にJulする〔発明の技術的
背景とその問題点〕 一般に、モノリシックパイポーラ隼1?f回路装置は、
NPN )ランジスタ或はPNP )ランジスタのペー
ス、エミッタ、コレクタを入力端子として直接集積回路
の外部に取シ出す場合、その入力端子にプラス及びマイ
ナスの一す−ジに対する保障を施している。
背景とその問題点〕 一般に、モノリシックパイポーラ隼1?f回路装置は、
NPN )ランジスタ或はPNP )ランジスタのペー
ス、エミッタ、コレクタを入力端子として直接集積回路
の外部に取シ出す場合、その入力端子にプラス及びマイ
ナスの一す−ジに対する保障を施している。
例えば、マイナスザージに対する保護策としては、第1
図に示す如く、マイナスザージに対して順方向としたダ
イオード1を介して素子2の入力端3を接地電源に接続
するものがある。
図に示す如く、マイナスザージに対して順方向としたダ
イオード1を介して素子2の入力端3を接地電源に接続
するものがある。
この手段は、ダイオード1の順方向電圧をVF%接地電
位をV=、とするとICピン4に接続された外部回路(
図示せず)から発生したマイナスザージ電圧をVE−V
Fなる電位に抑えるととにより素子2を保障するもので
ある。このようなマイナスザージに対する保進対策は、
バイポーラ集積回路の場合には、保nφ素子のだめの特
別な占有面積を採ることなく形成できる。す々わち、パ
イ号?−ラ素了を形成した基板上のゼンディング・やラ
ド下のN影領域に高濃度の不純物拡散(例えば、エミッ
タ拡散)を行うことによシ達成できる。その結果、アイ
ソレーションP+領域が接電電位に設定されているため
に、アノードを抄′地されカンードを入用力端子に接続
した状態のダイオードが形成される。
位をV=、とするとICピン4に接続された外部回路(
図示せず)から発生したマイナスザージ電圧をVE−V
Fなる電位に抑えるととにより素子2を保障するもので
ある。このようなマイナスザージに対する保進対策は、
バイポーラ集積回路の場合には、保nφ素子のだめの特
別な占有面積を採ることなく形成できる。す々わち、パ
イ号?−ラ素了を形成した基板上のゼンディング・やラ
ド下のN影領域に高濃度の不純物拡散(例えば、エミッ
タ拡散)を行うことによシ達成できる。その結果、アイ
ソレーションP+領域が接電電位に設定されているため
に、アノードを抄′地されカンードを入用力端子に接続
した状態のダイオードが形成される。
オた、ゾラスザージに対する保護対策としては、第2図
に示す如く、素子50人出方端6を低抵抗体7を介して
外部回路(図示せず)のICビン8Fc接続し、外部回
路で生じたプラス? −ジ可、流を低抵抗体7で制fi
+4シ、素子5の人出カ端6を保aφするものがある。
に示す如く、素子50人出方端6を低抵抗体7を介して
外部回路(図示せず)のICビン8Fc接続し、外部回
路で生じたプラス? −ジ可、流を低抵抗体7で制fi
+4シ、素子5の人出カ端6を保aφするものがある。
このような低抵抗体7を股りた集積回路装置としては、
例えば第3図(A)に示すものがある。
例えば第3図(A)に示すものがある。
この集精回路装4け、ペース拡散抵抗を低抵抗体7に利
用したものである。図中10は、P形’/ IJ コン
基板1ノ上に形成さノまたN形エピタキシャル層である
。N形エピタギシャル層1oにHl P形シリコン基板
11に達する拡散沿′さでアイソレーション領域l12
m、12bが形成されている。このアイソレーションP
+9fi 域12 a p12bに囲まhだN形エピタ
キシャル層1o中に所定の拡散深さでペース拡散領域1
3が形成されている。低抵抗体7は、ペース拡散領域1
3中に所定間隔で電極14h p 14bを形成し、こ
の電極14 a # 14 b間のペース拡散領域13
を抵抗体としている。また、同図(B)に71す集積回
路装置は、エミッタ拡散抵抗を低抵抗体7に利用1〜た
ものである。つまり、同図中217it%I)形シリコ
ン基板21上にn十形埋込層22を介して形成されたn
−形不純物領域である。
用したものである。図中10は、P形’/ IJ コン
基板1ノ上に形成さノまたN形エピタキシャル層である
。N形エピタギシャル層1oにHl P形シリコン基板
11に達する拡散沿′さでアイソレーション領域l12
m、12bが形成されている。このアイソレーションP
+9fi 域12 a p12bに囲まhだN形エピタ
キシャル層1o中に所定の拡散深さでペース拡散領域1
3が形成されている。低抵抗体7は、ペース拡散領域1
3中に所定間隔で電極14h p 14bを形成し、こ
の電極14 a # 14 b間のペース拡散領域13
を抵抗体としている。また、同図(B)に71す集積回
路装置は、エミッタ拡散抵抗を低抵抗体7に利用1〜た
ものである。つまり、同図中217it%I)形シリコ
ン基板21上にn十形埋込層22を介して形成されたn
−形不純物領域である。
このn−形不純物領域2oには、P形シリコン基板に4
−iる拡散深さでアイソレーションP+領域2.9 a
、 2 、? bが形成されて込る。アイソレーショ
ン領域23h、23bで囲まれたn−形不純物領域2o
中には、所定の拡1!(深さでペース拡散領域24が形
成されており、このペース417、敗領域24中にエミ
ッタ領域25が形成さヲ1.ている。低損、抗体7は、
とのエミッタ領域25中に所定間隔で電g26a、26
hを形成L2、M4Tiz e n 、 26bl!f
lのエミッタ領域を抵抗体としている。このように低抵
抗体7を集積回路を47t1成するNモ子の入力端子に
直接挿入するようにした集積回路装fFft;ty、t
sは、低抵抗体7を形成するだめの領域を集積回路を構
成する素子中に設けなけわげならない。また、このよう
な集積回路装置2y、2ttfよ、保護対象が例えばN
PN )ランジスタのコレクタであり、外部回路として
所謂タンク回路が接続さ第1て込ると、リーダ保護用の
低抵抗体7によってそのタンク回路のQが低下する次点
がある。また、単なる抵抗負荷が接続される場合でも、
イ〒膵用の低抵抗体7によってNPN )ランジスタの
り゛インが影響される欠膚がある。yに、モノリシック
集積回路上に形成されるM払体は、抵抗値のばらつきが
大きく、外部回路による5till限のためにこのばら
つきをn′F容できない場合がある。
−iる拡散深さでアイソレーションP+領域2.9 a
、 2 、? bが形成されて込る。アイソレーショ
ン領域23h、23bで囲まれたn−形不純物領域2o
中には、所定の拡1!(深さでペース拡散領域24が形
成されており、このペース417、敗領域24中にエミ
ッタ領域25が形成さヲ1.ている。低損、抗体7は、
とのエミッタ領域25中に所定間隔で電g26a、26
hを形成L2、M4Tiz e n 、 26bl!f
lのエミッタ領域を抵抗体としている。このように低抵
抗体7を集積回路を47t1成するNモ子の入力端子に
直接挿入するようにした集積回路装fFft;ty、t
sは、低抵抗体7を形成するだめの領域を集積回路を構
成する素子中に設けなけわげならない。また、このよう
な集積回路装置2y、2ttfよ、保護対象が例えばN
PN )ランジスタのコレクタであり、外部回路として
所謂タンク回路が接続さ第1て込ると、リーダ保護用の
低抵抗体7によってそのタンク回路のQが低下する次点
がある。また、単なる抵抗負荷が接続される場合でも、
イ〒膵用の低抵抗体7によってNPN )ランジスタの
り゛インが影響される欠膚がある。yに、モノリシック
集積回路上に形成されるM払体は、抵抗値のばらつきが
大きく、外部回路による5till限のためにこのばら
つきをn′F容できない場合がある。
第4図Lt1 ダイオードを利用してプラス−リーダに
対する保賭対策を図った回路の一例を示すものである。
対する保賭対策を図った回路の一例を示すものである。
同図中30が素子であシ、素子30の入力端子3ノとシ
ラス重錘ライン32との間に保詐用ダイオード、?3を
、プラスリーダに力1してl1r−i方向にkるように
接続している。ダイオード5sld(、グラス電源重圧
をVCCsダイメー1゛33のII″i方向雷H゛をV
、とすると、外部回路が接続さ)する■Cビン34の端
子電圧がVcc +V、を越え力いようにリーダ電圧の
抑制を図っている。eF; 5図は、とのような回路を
構成した集積回路装置の断面図である。同図中35は、
P形シリコン基板36上にn+押込層37を介して形成
さh−たn−形不純物領域である。n−形不純物Wi
城J 5 Fi、アイソレーション領域、q g a
。
ラス重錘ライン32との間に保詐用ダイオード、?3を
、プラスリーダに力1してl1r−i方向にkるように
接続している。ダイオード5sld(、グラス電源重圧
をVCCsダイメー1゛33のII″i方向雷H゛をV
、とすると、外部回路が接続さ)する■Cビン34の端
子電圧がVcc +V、を越え力いようにリーダ電圧の
抑制を図っている。eF; 5図は、とのような回路を
構成した集積回路装置の断面図である。同図中35は、
P形シリコン基板36上にn+押込層37を介して形成
さh−たn−形不純物領域である。n−形不純物Wi
城J 5 Fi、アイソレーション領域、q g a
。
J 8 bによって素子分離されている。n−形不純物
領域35中には、ダイメート33のアノードとなるP影
領域39と、P影領域3gと所定間隔を設けてカッ−P
となるN影領域40とが形成されている。P影領域s9
には、アノード電極41が形成されておシ、N影領域4
0にはカソード電極42が形成されている。このよう々
集積回路装置4.9の場合にも、プラスザージ保酔用ダ
イオード33の占有領域を集Fit回路内に設けなけり
、 iUならない。壕だ、ザージ保睡の対象であるNP
Nトランジスタの出力端に接続される負荷がL負荷など
の場合には、Vcc 十VF Jl上の電圧で動作でき
ない等の欠点があった。
領域35中には、ダイメート33のアノードとなるP影
領域39と、P影領域3gと所定間隔を設けてカッ−P
となるN影領域40とが形成されている。P影領域s9
には、アノード電極41が形成されておシ、N影領域4
0にはカソード電極42が形成されている。このよう々
集積回路装置4.9の場合にも、プラスザージ保酔用ダ
イオード33の占有領域を集Fit回路内に設けなけり
、 iUならない。壕だ、ザージ保睡の対象であるNP
Nトランジスタの出力端に接続される負荷がL負荷など
の場合には、Vcc 十VF Jl上の電圧で動作でき
ない等の欠点があった。
々お、このような欠点はPNP )ランジスタの場合に
も画然に起きる。すなわち、前述のマイナスサー・ゾに
対する保獲策の場合妬け、抵抗体の抵抗値に制限があシ
十分なサージ保時を達成できない。また、前述のプラス
サージに対する保時策の場合には、フランジ電圧が常K
rVcc+Fcjなる?ff、圧に固定される欠点があ
る。
も画然に起きる。すなわち、前述のマイナスサー・ゾに
対する保獲策の場合妬け、抵抗体の抵抗値に制限があシ
十分なサージ保時を達成できない。また、前述のプラス
サージに対する保時策の場合には、フランジ電圧が常K
rVcc+Fcjなる?ff、圧に固定される欠点があ
る。
本発明し1、保画素子用の占廟領域を隼和回路を構成す
る素子内に設ける必要が々く、かつ、外利は回路に対す
る制限を拮除し、しかも、プラス、マイナスのサージに
対して十分な保バ(tを図ることができる半導体装置を
提供することをその目的とするものでをンる。
る素子内に設ける必要が々く、かつ、外利は回路に対す
る制限を拮除し、しかも、プラス、マイナスのサージに
対して十分な保バ(tを図ることができる半導体装置を
提供することをその目的とするものでをンる。
本発明は、素子領域を囲むTr地されたアイソレーショ
ン領域と埋込層とを接触させてツェナーダイオードを構
成することによシ、保言′tI素子用の占有領域を素子
領域内に設けずに、しかも夕(イ;1(ハ)回路に対す
る制限を排除すると共に、プラス、マイナスのサージに
対して十分な保護を図ることができる半導体装置である
。
ン領域と埋込層とを接触させてツェナーダイオードを構
成することによシ、保言′tI素子用の占有領域を素子
領域内に設けずに、しかも夕(イ;1(ハ)回路に対す
る制限を排除すると共に、プラス、マイナスのサージに
対して十分な保護を図ることができる半導体装置である
。
以下、木¥1へ明の実施例Vこついて図面を参照して説
明する。竿6図は、本発明の一実施例の斜視図である。
明する。竿6図は、本発明の一実施例の斜視図である。
図中50は、P−形の半導体基板である。半導体基板5
o上には、層形埋込層5ノを介してれ層形の不純物領域
52が形成されている。不p1(物領域52の所定領域
は、)I′導体基板50に達する拡散深さを有するP+
形のアイソレーション領域53に囲まれている。アイソ
レージ、ンt11域5.9は、埋込層5ノに接触してい
る。
o上には、層形埋込層5ノを介してれ層形の不純物領域
52が形成されている。不p1(物領域52の所定領域
は、)I′導体基板50に達する拡散深さを有するP+
形のアイソレーション領域53に囲まれている。アイソ
レージ、ンt11域5.9は、埋込層5ノに接触してい
る。
アイソ1/−ジョン領域53に囲まり、た不純物領域5
2にtit 、所定の拡散深さでn+形のエミッタ領域
54が形成されている。アイソレーション領域53、不
純物領域52及びエミッタ領域540表面には、酸化膜
55が形成されている。
2にtit 、所定の拡散深さでn+形のエミッタ領域
54が形成されている。アイソレーション領域53、不
純物領域52及びエミッタ領域540表面には、酸化膜
55が形成されている。
酸化膜55には、エミッタ領域54に通じるコンタクト
ホール56が開口されている。酸化膜55上には、コン
タクトポール56を介してエミッタ領域54に接続する
配紳金Qsyが形成されている。配線金属57にd”、
デンディングFiIsgが接続されている。
ホール56が開口されている。酸化膜55上には、コン
タクトポール56を介してエミッタ領域54に接続する
配紳金Qsyが形成されている。配線金属57にd”、
デンディングFiIsgが接続されている。
このようにオiり成さすまた2I′涛休4JE宿″59
の等価回路は第を図に示す通りである。図中60は、不
純物領駄52に形成されたエミッタ領域54等からな6
被保訴素子アあ、。被保−素子6゜は、保時に必要な端
子6ノを介してツェナーダイオード62に接続されてい
る。このツェナーダイオード62は、埋込層51とアイ
ソレージ買ン領域53とで形成されたものである。被保
護素子60には、端子61、ツェナーダイオード62、
ICビン63をllliT次介して列部回路(図示せず
)が接続されている。
の等価回路は第を図に示す通りである。図中60は、不
純物領駄52に形成されたエミッタ領域54等からな6
被保訴素子アあ、。被保−素子6゜は、保時に必要な端
子6ノを介してツェナーダイオード62に接続されてい
る。このツェナーダイオード62は、埋込層51とアイ
ソレージ買ン領域53とで形成されたものである。被保
護素子60には、端子61、ツェナーダイオード62、
ICビン63をllliT次介して列部回路(図示せず
)が接続されている。
このように描成さり、だ半導体装置59によノ1−ば、
アイソレーション領域53は接則されており、しかも半
導体基板50に達する近傍で3′1]込M451に直接
接触している。つまり、アイソレーション領域53と押
込層5ノとのPN ′!i一台により、アノードを接地
し7て、カソード全配紳金属57に接続したツェナーダ
イオード62が形成されていることになる。このツェナ
ーダイオード62のツェナー↑ELFは、J甲込層5ノ
とアイソレーション領域53の不純物濃度を所定値に設
定するととにより、例えば5v〜5()■の範囲で精度
よくトJ+定することができる。その結果、ICビン6
3にデラスリージが入力しても、ツェナーダイオード6
2のブレークダウンが生じ、サージ電流、f:接地側に
吸収して被保Vセ素子60のサー・ゾTd、’7壊を防
止できる。咋だ、マイナス1−ジに対してもツェナーダ
イオードロ2の順方向面流とj−でこノ1を吸収できる
。しかも、このツェナーダイオード62は、デンディン
グ/e 、31ドの下方に埋込層5ノとアイソレージ、
ン領域53とで形成されているので、所;fl J−ジ
保n^回路用の酷刑の占有領域は何ら必要とし左いので
、沁稍度を向上させることができる。
アイソレーション領域53は接則されており、しかも半
導体基板50に達する近傍で3′1]込M451に直接
接触している。つまり、アイソレーション領域53と押
込層5ノとのPN ′!i一台により、アノードを接地
し7て、カソード全配紳金属57に接続したツェナーダ
イオード62が形成されていることになる。このツェナ
ーダイオード62のツェナー↑ELFは、J甲込層5ノ
とアイソレーション領域53の不純物濃度を所定値に設
定するととにより、例えば5v〜5()■の範囲で精度
よくトJ+定することができる。その結果、ICビン6
3にデラスリージが入力しても、ツェナーダイオード6
2のブレークダウンが生じ、サージ電流、f:接地側に
吸収して被保Vセ素子60のサー・ゾTd、’7壊を防
止できる。咋だ、マイナス1−ジに対してもツェナーダ
イオードロ2の順方向面流とj−でこノ1を吸収できる
。しかも、このツェナーダイオード62は、デンディン
グ/e 、31ドの下方に埋込層5ノとアイソレージ、
ン領域53とで形成されているので、所;fl J−ジ
保n^回路用の酷刑の占有領域は何ら必要とし左いので
、沁稍度を向上させることができる。
また、汀r3図(A)及び同図(B)に示す如き、従来
の保直累子を設けた犯積回路装@27.28でし1−、
ザー−)電流が大きくなると低抵抗体7間の93、pi
Lzイa 、14b p26a、26シ間1?li I
)illを太きくしなけf7ばなら力い。
の保直累子を設けた犯積回路装@27.28でし1−、
ザー−)電流が大きくなると低抵抗体7間の93、pi
Lzイa 、14b p26a、26シ間1?li I
)illを太きくしなけf7ばなら力い。
従って、従来の集積回路4メ゛僅“27,2sl−j:
。
。
W、に14a 、74b 、 26a 、26シ間距離
が小さい鳩舎には、コンタクト部分が熱破壊して0FF
4/5HORT不良となるので、これを防ぐために低抵
抗体7、ダイオード33とボンディングパッドオでの配
線を太くしなければなら々かったが、実施例の仝1そ導
体装賄69では 、Hpンディング領域の下方にヤー・
ゾ保伜用のツェナーダイオ−)” 62が形成されてビ
ンディング線58がアイソレーション領域5,7の真」
二に俤続されているので、ハ?ンディングパッドと保護
用ツェナー〃゛′イオード62間の配置K+及びその人
さi、、l−しり考慮する必要がなく、大きな−リーー
ジ11i流に11シても被保護用*子の有効な保護を達
成できる。
が小さい鳩舎には、コンタクト部分が熱破壊して0FF
4/5HORT不良となるので、これを防ぐために低抵
抗体7、ダイオード33とボンディングパッドオでの配
線を太くしなければなら々かったが、実施例の仝1そ導
体装賄69では 、Hpンディング領域の下方にヤー・
ゾ保伜用のツェナーダイオ−)” 62が形成されてビ
ンディング線58がアイソレーション領域5,7の真」
二に俤続されているので、ハ?ンディングパッドと保護
用ツェナー〃゛′イオード62間の配置K+及びその人
さi、、l−しり考慮する必要がなく、大きな−リーー
ジ11i流に11シても被保護用*子の有効な保護を達
成できる。
このように実施例の半シn体装買59に[、次のような
効果をイX+る。
効果をイX+る。
(J) 保護素子(ツェナーダイオード)を形成する
ための占有領域を特別に素子領域中に形ljシ、する必
要がなく、四私度の向上を図ると七ができる。
ための占有領域を特別に素子領域中に形ljシ、する必
要がなく、四私度の向上を図ると七ができる。
(2) 埋込J畜5.1とアイソレーション全百1・
v53の不純物1農K f11制御することにより、サ
ージ保般の限界雪圧を所窄値に設定できる。
v53の不純物1農K f11制御することにより、サ
ージ保般の限界雪圧を所窄値に設定できる。
(3) 保H”’用σ)ツェナーダイオード62を素
子f、i′i域の内部に形成しているので一す−ゾ電流
の限界値を大きくできる。
子f、i′i域の内部に形成しているので一す−ゾ電流
の限界値を大きくできる。
(4)夕1部回路の制約がかい。
(イ)外部回路としてタンク回路が接続されている1よ
1合に、タンク回路のQを下げることはない。
1合に、タンク回路のQを下げることはない。
(ロ)外部回路の抵抗値によってケ゛インが決定される
場合でもチップ内の外部回路の抵抗値のC:1″らつき
一6′f;枦、する必要がない。
場合でもチップ内の外部回路の抵抗値のC:1″らつき
一6′f;枦、する必要がない。
(ハ)外部回路としてL負荷が接続されていて電源電圧
以上の電位がICビン63に印加さJlてもツェナーW
7.バーを所定値に設定することにより、リージ保護を
図ることができる。
以上の電位がICビン63に印加さJlてもツェナーW
7.バーを所定値に設定することにより、リージ保護を
図ることができる。
(5) マイナスサーノに対しても被保瞳素子60を
保iφすることができる。
保iφすることができる。
々お、実施例の半梼体装置59C1、次のようにして身
′!造干ることができる。
′!造干ることができる。
先ず、第8図(A)に示す如く、P−形不紳物をドーグ
したシリコンからなる半導体基41750の表r+I
K酸化膜を形成し、この酸化膜に写真蝕刻法にて・ぐタ
ーニングを施し、・セターニングさハた酸化膜゛をマス
クにしてN形不純物を熱拡散させ同図(B)に示す如く
、押込層5ノを形成する。次いで、酸化力5を除去して
半導体50の表面にN−形の不純物領域52を工ぎタキ
シャル成長させる。(同図(CI)参照)次に、同図の
)に示す如くP4−形不純物の選択拡散を加・し、半カ
体基板50に達する拡散深さで不純1≠7領域52の屓
定領、F17を囲むアイソレーション領域53をその底
部が押込層5ノに杼−触するように形成する。然る後、
アイソレーション領域5,7で囲i h−た素子領域の
171位をぞトるプζめtv、素子領域内にエミッタ領
域54を形成干る(同図(E)参照)と共に、エミッタ
領域54、素イ領域及びアイソレーション領域の野面を
y5うtI′・)化膜55を形成し、この酸化バ凸を貫
通してエミッタ領−454に接続する配糾金属57及び
配+1.li金属に接続するボンディング約58不・形
成してf′り6し1に示す半層体装ftM59をr(る
。
したシリコンからなる半導体基41750の表r+I
K酸化膜を形成し、この酸化膜に写真蝕刻法にて・ぐタ
ーニングを施し、・セターニングさハた酸化膜゛をマス
クにしてN形不純物を熱拡散させ同図(B)に示す如く
、押込層5ノを形成する。次いで、酸化力5を除去して
半導体50の表面にN−形の不純物領域52を工ぎタキ
シャル成長させる。(同図(CI)参照)次に、同図の
)に示す如くP4−形不純物の選択拡散を加・し、半カ
体基板50に達する拡散深さで不純1≠7領域52の屓
定領、F17を囲むアイソレーション領域53をその底
部が押込層5ノに杼−触するように形成する。然る後、
アイソレーション領域5,7で囲i h−た素子領域の
171位をぞトるプζめtv、素子領域内にエミッタ領
域54を形成干る(同図(E)参照)と共に、エミッタ
領域54、素イ領域及びアイソレーション領域の野面を
y5うtI′・)化膜55を形成し、この酸化バ凸を貫
通してエミッタ領−454に接続する配糾金属57及び
配+1.li金属に接続するボンディング約58不・形
成してf′り6し1に示す半層体装ftM59をr(る
。
寸フト、あc) 1p71にチ1:す如く、半W体基板
50にp+j込Jii Q”Vの形成0!1に同時にP
1不純物領域5.?aを仰込層51の辺部に予め形成し
て訃き、エビタギシャル成長した「不純物領域52中K
P+不純物を選択拡散1〜てこのP4−不紳物領j或
5,98とが熱41t、酔によって一体に接続、十、乙
ようにしてアイソレーション領國、5.9′を形成[、
、た半洒体V゛Uη5す2店1.1本白い。同図中実y
:i例のものと同一部/))について日同−符叫を佃t
7て説明している。
50にp+j込Jii Q”Vの形成0!1に同時にP
1不純物領域5.?aを仰込層51の辺部に予め形成し
て訃き、エビタギシャル成長した「不純物領域52中K
P+不純物を選択拡散1〜てこのP4−不紳物領j或
5,98とが熱41t、酔によって一体に接続、十、乙
ようにしてアイソレーション領國、5.9′を形成[、
、た半洒体V゛Uη5す2店1.1本白い。同図中実y
:i例のものと同一部/))について日同−符叫を佃t
7て説明している。
寸か、卸10図(A>K示す如く、n−形不純物領m!
、 52’ (7’) 不、I+i ’4’tn I!
’ F ヲ] O”/cm’ N 下K 設定L テ不
純物領域52′とこす1に#続された配p4金属57)
″で配紳金P:57をアノード、杢糸1i4勿H(1城
52′をカソードと寸ショットキーノ々リアダイメ“−
ドア0を形D’iシ、ノラスリージ電流をショットキー
バリアダイオード7θのIl[’i力方向ツェナーダイ
オード27を通って接地電源に吸収するようにしたもの
でも良い。なお、同図(B) &J、ショットキーバリ
アダイオード70を設けた半導体装置59′の噌価回路
を示すものであシ、実施例のものと同一部分については
、同一符号を(=t している。
、 52’ (7’) 不、I+i ’4’tn I!
’ F ヲ] O”/cm’ N 下K 設定L テ不
純物領域52′とこす1に#続された配p4金属57)
″で配紳金P:57をアノード、杢糸1i4勿H(1城
52′をカソードと寸ショットキーノ々リアダイメ“−
ドア0を形D’iシ、ノラスリージ電流をショットキー
バリアダイオード7θのIl[’i力方向ツェナーダイ
オード27を通って接地電源に吸収するようにしたもの
でも良い。なお、同図(B) &J、ショットキーバリ
アダイオード70を設けた半導体装置59′の噌価回路
を示すものであシ、実施例のものと同一部分については
、同一符号を(=t している。
υ上胛明した如く、本発明に係る半導体装置によれば、
保帥累子用の占有4il′l JT々を隼M回路をイ1
イ成する素子内に設ける必敦が外く、かつ、外付は回路
に則するit+11限をJ:Il1徐し、しかも、プラ
ス、マイナスのリージに夕1 して十分な保層°を図ふ
ととができる等顕著な効果を・有するものであみ。
保帥累子用の占有4il′l JT々を隼M回路をイ1
イ成する素子内に設ける必敦が外く、かつ、外付は回路
に則するit+11限をJ:Il1徐し、しかも、プラ
ス、マイナスのリージに夕1 して十分な保層°を図ふ
ととができる等顕著な効果を・有するものであみ。
臼′1,1図及び第2[/、1は、従来σ)型−ヅ仙′
H・・回路の説明図、舘3図(A)及び回[ネ1(B)
は、組2し、1の千゛価回路に対11′1、するり)−
来の壬;、積回路4シ、li’jの断面1ン1、第4図
は、彷′求のプラス−リーフ4フ2回路の(3)[!1
1図、卯、5図Iに1、同プラス田−ジ稈πり・回路を
有する従来のイfIflIli回路取y?の置面し1、
学、6区1d1本とr明の一句′施ゼ11の断面図、2
p7図けり’:j′/メI・例のス価回路を示す回路図
、汗8図1(八)乃〒同図(J’;)は、四ヂ施例のゝ
14 ;f、休眠1的の隼□゛迅方〃:を下片1舶に示
すN((′明ジ11学9図1及び印10 酔i、i、本
発明の仙の実施例の断面図、汗10図(1’3)は、同
1ヅ(A)の半層体装僅の碧n111回III?′図で
あ7、。 50・・・半2重体〃枦、51・・・ljl込Iビ゛、
52・・・不ワ11物領域、53・・・アイソレーショ
ン領域、54・・・エミッタ何1吠、55・・・酷什」
か、56・・・コンタクトホール、57・・・4朴・金
pj・、58・・・ボンディング〃パ、←J、へ一9’
、5−9“・・・半f体ヤト、60・・・被保′a!4
素子、6ノ・・・端子、62・・・ツェナーダイオード
、63・・・ICビン、5 、? a・・・イtM1物
領域、53′・・・アイソレーション領、’Q4: 、
52’・・・不糸中′1勿領域、70・・・ショットキ
ーバリアダイオード。 出願人イ(埋入 弁理士 針 江 武 j2゛s1図
第2図 第3図 (A)(B) 第411 第5図 第6図 第7図 第8図 第98 第1o II (A)(B)
H・・回路の説明図、舘3図(A)及び回[ネ1(B)
は、組2し、1の千゛価回路に対11′1、するり)−
来の壬;、積回路4シ、li’jの断面1ン1、第4図
は、彷′求のプラス−リーフ4フ2回路の(3)[!1
1図、卯、5図Iに1、同プラス田−ジ稈πり・回路を
有する従来のイfIflIli回路取y?の置面し1、
学、6区1d1本とr明の一句′施ゼ11の断面図、2
p7図けり’:j′/メI・例のス価回路を示す回路図
、汗8図1(八)乃〒同図(J’;)は、四ヂ施例のゝ
14 ;f、休眠1的の隼□゛迅方〃:を下片1舶に示
すN((′明ジ11学9図1及び印10 酔i、i、本
発明の仙の実施例の断面図、汗10図(1’3)は、同
1ヅ(A)の半層体装僅の碧n111回III?′図で
あ7、。 50・・・半2重体〃枦、51・・・ljl込Iビ゛、
52・・・不ワ11物領域、53・・・アイソレーショ
ン領域、54・・・エミッタ何1吠、55・・・酷什」
か、56・・・コンタクトホール、57・・・4朴・金
pj・、58・・・ボンディング〃パ、←J、へ一9’
、5−9“・・・半f体ヤト、60・・・被保′a!4
素子、6ノ・・・端子、62・・・ツェナーダイオード
、63・・・ICビン、5 、? a・・・イtM1物
領域、53′・・・アイソレーション領、’Q4: 、
52’・・・不糸中′1勿領域、70・・・ショットキ
ーバリアダイオード。 出願人イ(埋入 弁理士 針 江 武 j2゛s1図
第2図 第3図 (A)(B) 第411 第5図 第6図 第7図 第8図 第98 第1o II (A)(B)
Claims (1)
- −導■、型の半導体基板上に埋込層を介して形成された
反対涛電型の不純物領域と、前妃基板に達する拡散深さ
で前配坤込11ηに接触すると共に接地された状態で該
不純物領域の所定領域を囲み前記基板と同導電型を有す
るアイソレージ目ン領域とを具備してなり、該アイソレ
ーション領域と前記埋込層とでツェナーダイオードが形
成さ)1.ていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14292182A JPS5932177A (ja) | 1982-08-18 | 1982-08-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14292182A JPS5932177A (ja) | 1982-08-18 | 1982-08-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5932177A true JPS5932177A (ja) | 1984-02-21 |
Family
ID=15326721
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14292182A Pending JPS5932177A (ja) | 1982-08-18 | 1982-08-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5932177A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04190819A (ja) * | 1990-11-26 | 1992-07-09 | Hokkaido Rehabili | 活性炭によるSO↓2,NOxの除去装置 |
FR2688942A1 (fr) * | 1992-03-20 | 1993-09-24 | Sgs Thomson Microelectronics | Diode a avalanche enterree. |
-
1982
- 1982-08-18 JP JP14292182A patent/JPS5932177A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04190819A (ja) * | 1990-11-26 | 1992-07-09 | Hokkaido Rehabili | 活性炭によるSO↓2,NOxの除去装置 |
FR2688942A1 (fr) * | 1992-03-20 | 1993-09-24 | Sgs Thomson Microelectronics | Diode a avalanche enterree. |
US5336920A (en) * | 1992-03-20 | 1994-08-09 | Sgs-Thomson Microelectronics S.A. | Buried avalanche diode having laterally adjacent semiconductor layers |
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