JPS5931896B2 - アナログ−デジタル変換器の差動非直線性補正回路 - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ−デジタル変換器の特性改善に関する
。

アナログ−デジタル変換器（以下Ａ−Ｄ変換器と称す）
の精度（Ａｃｃｕｒａｃｙ）は量子化エラー（Ｑｕａｎ
ｔｉｚａｔｉｏｎ Ｅｒｒｏｒ）、差動直線性等によっ
て決まる。

Ａ−Ｄ変換器のアナログ入力電圧がある直変化しでも出
力データに変化をきたさない範囲が存在し、Ａ−Ｄ変換
器は士−！−ＬＳＢの不確定性を持っている。

第１図はこの量子化エラーのようすを示し、この量子化
エラーはＡ−Ｄ変換器では避けることのできない誤差で
ある。

従って、量子化エラーのみのＡ−Ｄ変換器が理想的なＡ
−Ｄ変換器とされている。

また第２図ａ、ｂは実際のＡ−Ｄ変換器の差動非直線性
のようすを示し、ある入力信号によって得られる出力デ
ータが次のデータに変化するために必要な入力電圧変化
は理想的には±ＩＬＳＢでなくてはならないが、ある基
準点（例えば零点）を中心として第２図ａ、ｂのように
差動非直線の特性を示す。

そのため、実際のＡ−Ｄ変換器においては±Ｉ ＬＳ
Ｂ以下の極めて微小の入力端子の変動で、出力データが
次のデータに変化してしまい、前記基準点が非常に不正
確となっているものである。

前者の量子化エラーはＡ−Ｄ変換器の分解能に帰因して
いるため、Ａ−Ｄ変換器をビット数が多く分解能の良い
ものとすることで容易に改善できるが、後者の差動非直
線性はＡ−り変換器の分解能を良くしたところで、前記
基準点の安定は向上するものでない。

そのため、この差動非直線性はＡ−Ｄ変換器を内蔵した
電子式計重機において、零点の安定性に大きな問題を有
していた。

そこで本発明はＡ−Ｄ変換器の差動非直線性を補正し、
零点の安定性を向上させることのできるハードウェアか
らなる差動非直線性補正回路を提供するものである。

まず本発明の詳細な説明する。

本発明の差動非直線性補正回路はＡ−Ｄ変換器の出力デ
ータを入力し、前記第２図ａ、ｔ）の特性を第１図の理
想的な特性に近かづけ、零点の安定性を向上させようと
するものである。

該補正回路はＡ−Ｄ変換器量カデータＤ。

から但しＨ＞ｈの 演算を行い、かつＩＬＳＢ以下の値を切り捨てた値を差
動非直線性補正後の値として出力するものである。

例えばＨ＝５ＬＳＢ 、ｈ＝２ＬｓＢとすると、第３図
に波線で示すように第２図すは零点から±３ＬＳＢで出
力データが変化し、零点の安定性が向上するとともに第
１図の理想的なＡ−Ｄ変換器に近かづき、差動非直線性
が補正されるものである。

従ってＨの数値が大きくなるほど差動直線性は向上し、
ｈの値も大きいほど零点の安定性は向上するものである
。

前記で ＩＬＳＢ以下を切り捨てた値を出力する演算動作はソフ
トウェアで行うことは容易であるが、本発明は前記 でＩＬＳＢ以下の出力を 切り捨てた演算結果を出力するハードウェアからなる前
記補正回路を提供するものである。

以下本発明の一実施例を第４図に基づいて説明する。

第４図において、ＤＩ ｔ Ｄ２ ｊ Ｄ３ ｔ Ｄ４
は４桁で出力されたＡ−Ｄ変換器の出力データＤｏを示
し、Ｄｌが最下位桁の出力データを示す。

また出力テ゛−タＤ１．Ｄ２．Ｄ３．Ｄ４はそれぞれ１
−２−４−８コードの′ｄｏ１ｄｏ２ｄｏ、 ｄｏｓ
＋１ ｕ ｄｄｄａ ＩＩ″ｄ２１１１ １
２ １４ １８ｄｄｄ””＋３１ ｄｓ
２ｄ３４ ａ３ｇ”２２ ２４ ２８ で表わされている。

ＦＡｌ、ＦＡ２．ＦＡ３゜ＦＡ４はそれぞれ４ビット−
２進並列の全加算回路で、前記出力データＤ１．Ｄ２．
Ｄ３゜Ｄ４に対応して設けられ、それぞれに出力データ
Ｄ１．Ｄ２．Ｄ３．Ｄ４が入力されている。

また、全加算回路ＦＡ１においては被加数のｄｏｔ
ｄ０２ｄ０４ ｄｏｓ”の他に１−２−４−８コード
の加数”ｉ ｏ １ｉ ”が入力されている。

他の全加算回路ＦＡ２．ＦＡ３．ＦＡ４において、加数
入力端子は全て論理レベル″０”に接続されている。

Ｐは判別回路で、２つの入力端子Ｒ，Ｓを持ち、入力端
子Ｓが論理レベル”１″にあるとき他方入力端子Ｒの論
理レベル゛１″をインビットして出力するものである。

いま、入力端子Ｒには全加算回路ＦＡ、のキャリー出力
信号Ｃ１が入力され、入力端子Ｓには前記出力データＤ
、のＩ ａｏ８ｔ？が入力されている。

また、該信号”ａ ｏ８ｎは全加算回路ＦＡ２に下位桁
からのキャリー信号として接続されている。

Ｊｌ 、＋２ ｔ ＋３は純２進−ＢＣＤ変換回路で、
それぞれ前記全加算回路ＦＡ２．ＦＡ３．ＦＡ４に対応
して設けらへ全加算回路ＦＡ２．ＦＡ３．ＦＡ４出力の
純２進数を入力し、ＢＣＤ信号に変換して出力している
。

ここで、それぞれの純２進−ＢＣＤ変換回路Ｊ１゜＋２
．＋３の１−２−４−８−１６コードの出力信号をそれ
ぞれ”０ｏ２０ｏ４０ｏ８０．１Ｃ２″”０□２ ０１
４ ０１８ ０２１ Ｃ３””０２□ ０２４０２８
０３□ Ｃ４″とする。

なお、前記純２進−ＢＣＤ変換回路Ｊ１の信号−１ｃ
２１１は次桁の全加算回路ＦＡ３にキャリー信号きして
入力され、純２進−ＢＣＤ変換回路Ｊ２の信号Ｃ３は全
加算回路ＦＡ４にキャリー信号として入力されているｏ
Ｄｌｏ 、Ｄ２０ ｔ Ｄ３ｏ 、Ｄ４０は該補正回
路出力信号で、それぞれＢＣＤ信号で、Ａ−Ｄ変換器差
動非直線性補正後の出力データを表わしている。

Ｉ）ｔｏが最下位桁の補正出力データをを示し、Ｄ２０
ｔ Ｉ）ｓｏ ｊ Ｄ４０が順次上桁の出力データを
示す。

ここで前記出力データＤ１゜は前記判別回路Ｐ出力信号
Ｏ６１と純２進−ＢＣＤ変換回路Ｊ１の出力信号″００
２’００４ｏｏａ ０１１ ”の内、１−２−４−８
コードで′０ｏ１００２ ００４ ｏｏｓ ”を出力
信号としている。

以下同様にＤ２０５ Ｉ）３０はそれぞれ ０１１ ０
１２ｏ１４ｏ１８”“０□１０２□ ０２４０□８″で
ある。

ここで最上桁の出力データＤ４０は該補正回路入力デー
タＤ。

が４桁であるため１−２−４−８：Ｉ−ト（７）うち、
１−２”を純２進−ＢＣＤ変換回路Ｊ３のｏａｔ ｏ
３□″とし、”４−８”は常に論理レベル”０″に接続
されている。

例えば、Ａ−Ｄ変換器出力データＤ。

が１゜進数表現で（１２３４）という値であったとする
と、前記演算を行うと該補正回路出力Ｄ ３，４）、、
。

／Ｄ１ｏには ２４７という値の信号が発生するはずである。

該補正回路にＡ−Ｄ変換器の出力データＤ。

のＤ４ ｊ Ｄ３ ｊ Ｄ２ 、ＤＩにそれぞれ８−４
−２−１コードのＢＣＤ信号０００１１００１０１００
１１１０１００が入力されると、全加算回路ＦＡ１では
’ａｏｓ ｄ０４ ｄ０２ ｄｏｌ ”の信号”
ｏ ｉ ｏ ｏ ”と加数であるＢＣＤ信号” １１
０１ ”とが加算され、１０００１ ”のうち５ビット
目信号Ｃ１を前記判別回路Ｐの入力端子Ｒに入力する。

このとき、他方の入力端子Ｓはｄ。８が論理レベル”０
″であるため、該判別回路Ｐは入力端子Ｒをインヒビッ
トせず０゜１として論理レベル”１”を出力する。

全加算回路ＦＡ２においては、前記出力テ゛−タＤ２の
”ｄｔｓ ｄｉ４ｄ１２ ｄｌｌ”の信号”００１
１”と出力データＤＩの“ｄｏ８″からのキャリー信号
との加算を行い、その結果を純２進−ＢＣＤ変換回路Ｊ
１出力する。

ここでａｏ８１１が論理レベルｎ Ｏｔｔでキャリー信
号がないため、全加算回路ＦＡ２は’ ００１１ ”を
出力している。

該信号″００１１”は純２進−ＢＣＤ変換回路Ｊ１の出
力信号００２ ００４ ｏｏａ Ｏ□１″に１１０
０ ”と出力され、補正後の最下位桁のデータＤ １０
のｏｏ８００４ ００２ ００１ ”にＢＣＤ信号で”
０１１１ ”が出力される。

更に、全加算回路ＦＡ３においては純２進−ＢＣＤ変換
回路Ｊ。

の入力信号がＢＣＤ和で１０以下の値であったため、下
位桁からのキャリー信号Ｃ２は入力されず、前記出力デ
ータＤ３の’００１０”が純２進−ＢＣＤ変換回路Ｊ２
に入力され、該変換回路Ｊ２は°０゜１０１８ ０□４
ｏ１２”として” ｏ ｉ ｏ ｏ ”を出力する。

従ってＤ２０の０，８ｏ１４ｏ、２ｏ、、”にはＢＣＤ
信号テ” ０１００ ”が出力される。

同様に純２進−ＢＣＤ変換回路Ｊ３出力゛０３１０□８
０２４ ｏ２２”として” ０００１ ”が出力さ
れ、Ｄ （Ｄ ” ０゜、３０２４０ ｏ２２ｏ２１”にはＢＣＤ信号で’ ００１０ ”が出
力される。

このときＤ４０は’ ｏ ｏ ｏ ｏ”テする。

従ってＤ３０／ Ｄ２０／ ＤｔｏにはＢＣＤ信号００
１０１０１００１０１１１が発生している。

該信号は、１０進数表現すると（２４７）で、前記仮定
と一致している。

また、Ａ−Ｄ変換器出力データが「９８」の場合、Ａ−
Ｄ変換器の出力データＤ２ ｊ ＤＩにそれぞれ、８−
４−２−１コードのＢＣＤ信号１００１／１０００が入
力される。

全加算回路ＦＡ１では加数信号” ｉ ｉ ｏ ｉ ”
とが加算され、１０１０１”のうち５ビツト目の信号Ｃ
７を判別回路Ｐに入力する。

ここでＡ−Ｄ変換器出力データＤ１のｄ。

８が論理レベル゛′１′′であるため、前記Ｃ１の論理
レベル゛１″をインヒビットし ｔ＋ Ｏｏ１＋１は論
理レベル”０″となる。

全加算回路ＦＡ２においては前記出力データＤ２の”ｄ
１８ ｄ１４ ｃｔ１□ ｄ、 、 ｕの信号”
ｌ ００１ ”と出力デ゛−タＤ１の信号Ｎ ｄｏ８Ｉ
＋からのキャリー信号との加算を行い、 １００１← ｄ１８ ｄ１４ ｄ１２ ｄｌｌ
”この１０１０ ”は純２進数であるため純２進−ＢＣ
Ｄ変換回路Ｊ１を介してＢＣＤ表現に修正してｃ２０１
１ ００８ ００４ ００２として”ｉ ｏ ｏ ｏ
ｏ ”と出力される。

従って、このとき、補正後の最下位桁のデータＤ１ｏの
”ｏｏ８ｏＯ４ｏｏ２ｏｏ、”はｏ ｏ ｏ ｏ ”と
なる。

全加算回路ＦＡ３においては、前記Ａ −Ｄ変換器出力
データＤ３が’ ｏ ｏ ｏ ｏ ”であるが、純２進
−ＢＣＤ変換回路Ｊ１からのキャリー信号があるため、
”ｏ□１ ０１８ ０□４ ｏ１２”として”０００
１”を出力し、Ｄ２０の’ｏ１８ｏ１４ｏ、２ｏ、”は
” ｏ ｏ ｉ ｏ ”を出力する。

従ってＤ ２０ ／ Ｄ １０にはＡ−Ｄ変換器の差動
非直線性補正後のＢＣＤ信号００１０１０ Ｏ００が発
生している。

該信号を１０進数表現すると（２０）であり、による演
算結果と一致した値が出力されている。

上記実施例において、Ａ−Ｄ変換器出力データを４桁と
したが０桁であっても同様である。

以上説明のように本発明の差動非直線性補正回路による
と、ビット数が多く分解能の良いアナログ−デジタル変
換器を使用するだけで、零点の安定性が向上したアナロ
グ−デジタル変換が可能である。

よってアナログ−デジタル変換器を内蔵した電子式計重
機等の零点の信頼性が著しく向上するものである。

【図面の簡単な説明】

第１図は理想的なアナログ−デジタル変換器の入出力特
性図、第２図ａ、ｂは実際のアナログ−デジタル変換器
の入出力特性図、第３図は本発明による差動非直線性補
正後のアナログ−デジタル変換器入出力特性図、第４図
は本発明の一実施例を示す差動非直線性補正回路のブロ
ック図である。 ＦＡ、、ＦＡ２．ＦＡ３．ＦＡ４・・・・・・４ビット
−２進並列全加算回路、Ｊｌ、Ｊ２．Ｊ３・・・・・・
純２進−ＢＣＤ変換回路、Ｐ・・・・・・判別回路。

Claims (1)

1. 【特許請求の範囲】 １ アナログ−デジタル変換器の０桁の出力データ（Ｄ
   ｌ、Ｄ２．Ｄ３・・・・・・Ｄ、 ）に対応した４ビッ
   ト−２進並列の全加算回路（ＦＡｌｔ ＦＡ２ ｔ Ｆ
   Ａ３１・・・ＦＡ、）と、２つの入力端子Ｒ，Ｓを持ち
   、該入力端子Ｓが論理レベル”■”にあるとき他方入力
   端子Ｈの論理レベル″１”をインヒビットして出力する
   判別回路と、純２進−ＢＣＤ変換回路（Ｊｌ。 Ｊ２．・・・Ｊ ｎ−１）とを設け、全加算回路ＦＡ１
   において前記アナログ−デジタル変換器出力データの最
   下位桁の１−２−４−８コードのＢＣＤ信号Ｄ１” ｄ
   ｏｔ ｄｏ２ ｄｏ４ ｄｏｓ”と、同じく１−２−
   ４−８コードのＢＣＤ信号″１０１１”とを加算し、か
   つ前記出力データＤ１の”ａ８．９９を次桁へのキャリ
   ー信号として全加算回路ＦＡ２に入力し、前記出力デー
   タのＢＣＤ信号Ｄ２”ａｔｔ ｄ１２ ｄ１４
   ｄ１８”との演算を行うとともに、該全加算回路ＦＡ２
   出力の演算結果を前記純２進−ＢＣＤ変換回路Ｊ１を介
   して１−２−４−８コードの信号 ００２ ００４
   ｏｏａ ０１１”に変換し、該純２進−ＢＣＤ変換回路
   Ｊ、のキャリー信号を全加算回路ＦＡ３に下位桁からの
   キャリー信号として入力し、該全加算回路ＦＡ３におい
   て前記出力データＤ３との演算を行い、該全加算回路Ｆ
   Ａ、出力の演算結果を純２進−ＢＣＤ変換回路Ｊ２を介
   して１−２−４−８コードの信号″０．２０１４０１８
   ０２□″に変換し、該純２進−ＢＣＤ変換回路Ｊ２のキ
   ャリー信号を全加算回路ＦＡ４に下位桁からのキャリー
   信号として入力し、以下同様に０桁まで構成し、前記全
   加算回路ＦＡ１の出力するキャリー信号と、前記最下位
   桁の出力データＤ、の”ｄｏ、 Ｕとをそれぞれ前記判
   別回路の入力端子Ｒ，Ｓに接続し、該判別回路出力信号
   Ｏ６１と前記純２進−ＢＣＤ変換回路Ｊ１の出力信号”
   ０ｏ２０ｏ４００８ ０１１ ”との内、”ｏｏｔ
   ００２００４ ｏｏａ ”を前記アナログ−デジタル
   変換器の差動非直線性補正後の最下位桁の出力信号とす
   るとともに、純２進−ＢＣＤ変換回路Ｊ、の出力信号”
   ｏ、１”と前記純２進−ＢＣＤ変換回路Ｊ２の出力信号
   ”０１２ ０１４ ０□８０□１パとの内、”０１゜０
   １２ ０１４ ０１８ ”を前記補正後の最下位桁の次
   桁の出力信号として以下同様に差動非直線性補正信号を
   出力するように構成したことを特徴とするアナログ−デ
   ジタル変換器の差動非直線性補正回路Ｏ