JPS592987B2 - アドレス変換方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、アドレス変換方式に関し、特にハッシュ変換
表を用いて、仮想アドレスのページが実アドレスのペー
ジに割当てられていない状態を早期に検出できるアドレ
ス変換方式に関するものである。

外部記憶装置を備える計算機システムでは、プログラム
の実行に先立ち、外部記憶装置から主記憶装置に対して
該当するプログラムやデータをロードする必要があるが
、プログラムの動的再配置を容易に、かつ効率よく実行
するために、仮想記憶空間を設けて仮想記憶土のアドレ
スをオペレーティング・システムの支援により実アドレ
スに変換する方法が用いられている。

仮想記憶計算機は、ある限られた実記憶装置を用いて、
それよりもはるかに大きな仮想記憶を与えることが可能
であり、これによつて実記憶容量に拘束されることなく
、大きなプログラムを作成することができる。

仮想記憶空間を１つだけ備えるものは、単一仮想記憶計
算機、複数個備えるものは多重仮想記憶計算機と呼ばれ
る。

仮想空間を用いる計算機では、仮想空間上の情報がペー
ジＰ単位に分割されており、例えば第１図に示すように
、２５６Ｍバイトの仮想空間Ｖが４にバイトのページＰ
に分割される場合には、仮想空間Ｖ上に存在する情報は
１ページ単位で実空間Ｒの任意の位置に格納される。

システムによつて、仮想空間Ｖ上に存在する複数ページ
が実空間Ｒ上の１ページに対応している場合と、仮想空
間Ｖ上の１ページが必ず実空間Ｒの１ページに対応して
いる場合と、仮想空間Ｖ上のあるページは実空間Ｒ上に
割付けられていない場合がある。主記憶装置の特定エリ
アに格納されているＰＳＷ（プログラム状態語）を読出
し、そのＰＳＷの特定制御ビット（アドレス変換モード
・ビット）が「１」のときアドレス変換機構が有効とな
り、「Ｏ」のときにはアドレス変換は行われない。

従来、仮想記憶アドレスから実アドレスヘの変換過程に
おいては、セグメントｓとページＰの２つの単位が使用
されている。

例えば、セグメントＳは６４Ｋバイト、ページＰは４Ｋ
バイトの大きさをそれぞれ単位として、ページ内のオフ
セツトを示すビツトを追加することにより仮想記憶アド
レスを決定できるので、仮想記憶アドレスは、第２図ａ
に示すように、セグメントＳフイールドと、ページＰフ
イールドと、ページ内オフセツトＯ（デイスプレースメ
ント）フイールドの３つで定められる。一方、実アドレ
スの割当ては、ページ単位で行われ、ページ内でのオフ
セツトＯは連続して割当てられる。このように、仮想記
憶、実記憶ともにページ単位に細分化され、それらの対
応関係は対応表の形で管理されている。

その場合、従来では、第２図ｂに示すように、セグメン
ト対応表２、ページ対応表３，３という２段階の対応表
を用いてマツピングが行われている。これは、仮想空間
（１６Ｍバイト）を先ずセグメント（６４Ｋバイト）に
分割し、それをさらにページ（４Ｋバイト）に分割して
管理することを意味する。１６Ｍバイトの１つの仮想空
間は６４ＫバイトのセグメントＳを２５６個含み、２５
６のエントリの１つに対応してページ対応表ＰＴｌ個が
設けられるので、最大２５６個のページ対応表ＰＴを要
することになるが、通常は未使用の領域があるので全部
設ける必要はない。

なお、第２図ｂにおいて、ページ対応表３，′３の各ペ
ージ・アドレスは実記憶装置２０の実ページ・アドレス
にそれぞれ対応している。多重空間は、それぞれセグメ
ント対応表ＳＴを有しており、複数個の仮想空間の中の
１つを指定するため、第３図に示すようなベース・アド
レス・レジスタ５を設け、この内容によりセグメント対
応表２の先頭アドレスＳＴＯを指定する。第３図は、従
来における１つの仮想空間に対応して仮想空間アドレス
から実アドレスを求める処理を示すプロツク図である。

仮想記憶アドレス・レジスタ１、セグメント対応表２、
仮想ページ対応表３、実記憶アドレス・レジスノ４、お
よびセグメント対応表のベース・アドレス・レジスタ５
が設けられる。

セグメント対応表の先頭アドレスを示すベース・アドレ
ス・レジスタ５の内容と、仮想記憶アドレス・レジスタ
１の一部（セグメント・フイールドＳ）とを演算器に入
力し、セグメント対応表２のエントリを決定する。

このエントリには、ページ対応表３の先頭アドレスＰＴ
Ｏを含んでいる。次に、そのページ対応表先頭アドレス
ＰＴＯと仮想記憶アドレス・レジスタ１の一部（ページ
・フイールドＰ）とを演算器に入力し、ページ対応表３
のエントリを決定する。このエントリには、実ページ番
号Ｒを含んでいる。次に、その実ページ番号Ｒと仮想記
憶レジスタ１の一部（オフセツトＯ）とを読出して実記
憶アドレス・レジス汐４にセツトすることにより、実ア
ドレスが得られ、アドレス変換が終了する。このように
、第３図に示すような従来のアドレス変換方式では、例
えば仮想アドレス空間が２５６Ｍバイトのときには、こ
のアドレス指定のために２８ビツトの仮想記憶アドレス
が必要となる。

その場合に、第２図ａに示すように、セグメントＳとペ
ージＰの境界を示すビツト７、ビツト８およびページＰ
とオフセツトＯとの境界を示すビツト１９，２０を揃え
ると、仮想記憶アドレス・レジスタ１にはビツト４から
ビツト３１までの２８ビツトがセツトされる。

したがつて、仮想アドレス空間が２５６Ｍバイトのとき
には、セグメントＳが４ビツト、ページＰが１２ビツト
、オフセツトＯが１２ビツトになる。さらに、仮想アド
レス空間が大きくなると、セグメントＳ、ページＰ１あ
るいはオフセツトＯのいずれか、またはそれらのいずれ
もビツト幅が大きくなることによつて、アドレス変換用
の対応表の容量が、２の累乗の割合で増加していくとい
う欠点がある。例えば、仮想アドレス空間が１６Ｍバイ
トに対してページ対応表ＰＴが２５６個必要とすると、
３２Ｍバイトに対して２倍のビット幅を有するページ対
応表ＰＴが５１２個必要となり、４倍の記憶容量が必要
となる。本発明の目的は、このような従来の欠点を除去
するため、アドレス変換表の記憶容量を仮想アドレス空
間の大きさに関係なく一定にし、かつ仮想ページが実ペ
ージに割付けられていない状態を早期に検出することが
できるアドレス変換方式を提供することにある。

本発明のアドレス変換方式は、ページを管理単位として
仮想記憶アドレス方式を採用している情報処理装置内で
、仮想記憶アドレスを実記憶アドレスに変換するアドレ
ス変換過程に、パッシング手法を適用し、かつページの
割付け状態を２箇所に表示することにより、対応表の記
憶容量の増加を抑制するとともに、アドレス変換時に割
付けられていない状態の検出を高速に処理することを特
徴としている。

以下、図面により、本発明の原理および実施例を説明す
る。

一般に、パッシング手法は、登録または検索の対象とな
るワード・テーブル中での位置を求める場合、平均して
比較照合の操作回数をできるだけ少くするように考えら
れた方法である。

登録すべきワードの内容からインデツクス（ハツシユ・
コード）を計算し、同一のインデツクスをもつワードの
集合を１つのリスト構造に構成する。第４図は、パッシ
ング手法を用いたシンボル・テーブルの例を示す図であ
る。

第４図のリスト・ポインタ表２１の内容は、計算された
インデツクスをもつワードの集合の先頭の要素へのポイ
ンタを記憶している。

あるインデツクスをもつワードが登録されていない場合
、対応するリスト・ポインタ表２１の内容はＯにしてお
く。新しいワードが入力されたとき、そのインデツクス
に対応するリストＡｌ，ａ２・・・・・・の内容をチェ
ーンにより逐次照合し、リストの終りまで到達した場合
には、そのワードは未登録であるから、最後の要素に結
びつける。本発明は、このようなパッシング手法をアド
レス変換に適用したものである。

第５図は、本発明のアドレス変換方式のプロツク図であ
る。

６はハツシユ機構、７はハツシユ変換表、８はハツシユ
変換表７のアドレス・レジスタ、９はハッシユ変換表７
のデータ・レジスタ、１０は実ページ対応表、１１は実
ページ対応表１０のアドレス・レジスタ、１２は実ペー
ジ対応表１０のデータ・レジスタ、１３は仮想ページ番
号比較器、１４は実ページ対応表アドレス更新器、１５
は１４の起動を指示する信号器、１６はクロツク信号供
給端子、１７はページ・フオールト割込み検出回路、１
８は実ページ番号決定回路である。

第６図は、ハツシユ機構６によりハツシユされたデータ
の値と、実ページ対応表１０のエントリ番号ｊとを対応
づけるためのハツシユ変換表の詳細図である。ハツシユ
変換表７のエントリｉは実ページ対応表１０へのエント
リ・アドレスＰＥＡと、当該エントリの管理モード等の
表示の集合ＨＳと、当該エントリの実ページ対応表１０
のエントリへの割当て状態の表示ＰＦＢを含んでおり、
エントリ数ｎは仮想ページ番号、実ページ番号の大きさ
とは無関係に一定の値に設定できる。第７図は、実記憶
をｍ個のページに分割し、実ページ毎に対応するエント
リを持つ実ページ対応表の詳細図である。実ページ対応
表１０のエントリｊは、仮想記憶アドレス・レジスタ１
内のページＰに対応する仮想ページ番号Ｐと実ページ対
応表１０内でチェーンを張るための次の実ページ対応表
１０のエントリ・アドレスＮＥＡと、逆向きの実ページ
対応表１０のエントリ・アドレスＢＥＡと、チエーンの
途中・終りの表示ＥＯＣと、当該実ページの読出し・書
込み・実行等のアクセス権やページの使用状況の表示等
の集合ＰＳを含んでおり、ｍに対応する個数のエントリ
から成る。例えば、実記憶空間が１６Ｍバイトのときに
は、４ＫバイトのページＰが４０９６個存在するので、
実ページ対応表１０にはｍ個−４０９６個のエントリが
設定され、それぞれの間にチェーンが張られる。一方、
ハツシユ変換表７には、これより少い一定数ｎ−（例え
ば２００程度）のエントリが設定され、これらが第４図
のリスト・ポインタ表２１と同じように先頭の実ページ
対応表のエントリへのホーン汐となる。次に、第５図を
用いて、アドレス変換の動作を説明する。

命令が実行される時に、指定された命令又はデータの仮
想記憶アドレスが、仮想記憶アドレス・レジスタ１に与
えられる。

仮想記憶アドレス・レジスタ１内のページＰ部を入力と
してハツシユ機構６が動作し、出力がハツシユ変換表ア
ドレス・レジスタＳにセツトされる。

アドレス・レジス３ｔ８の内容で指定された番号を持つ
ハツシユ変換表７のエントリの内容が、ハツシユ変換表
データ・レジスタ９に読出される。データ・レジスタ９
のＰＦＢの内容がページ・フオールト割込み検出回路１
７に送られ、内容が０Ｎであれば、以後の動作を中断し
て割込み動作が開始される。割込み動作によつて、外部
記憶からロードする等の処理が行われる。データ・レジ
ス３ｔ９のＰＦＢの内容が０ＦＦであれば、割込みとは
ならず実ページ対応表１０へのエントリ・アドレスＰＥ
Ａが実ページ対応表アドレス・レジスタ１１にセツトさ
れ、アドレス・レジスタ１１で示される実ページ対応表
１０のエントリの内容が実ページ対応表データ・レジス
タ１２に読出される。データ・レジスタ１２のＰ部と仮
想記憶アドレス・レジス３ｔ１内のＰ部とを、仮想ペー
ジ番号比較器１３により比較し、その内容が一致すれば
、一致信号ＳＹを実ページ番号決定回路１８へ送出する
。決定回路１８は実ページ対応表のアドレス・レジスタ
１１の内容を実記憶アドレス・レジスタ４のＲ部へ転送
し、同時に仮想記憶アドレス・レジスタ１のオフセツト
Ｏ部が実記憶アドレス・レジスタ４のＯ部へ転送される
ことにより、レジスタ４に実記憶アドレスが求まる。こ
れにより、仮想記憶アドレスより実記憶アドレスへのア
ドレス変換は終了する。

比較器１３による仮想記憶アドレス・レジスタ１のＰ部
と実ページ対応表データ・レジスタ１２のＰ部との比較
において、その内容が一致しない場合には、データ・レ
ジス汐１２のＥＯＣ部がページ・フオールト割込み検出
回路１７へ転送され、ＯＮであるか０ＦＦであるかがテ
ストされ、ＯＮであれば以後の動作を中断して割込み動
作が開始され、０ＦＦであれば不一致信号ＳＮが起動指
示信号器１５に送られ、クロツク信号供給端子１６より
供給されるクロツク信号と同期をとつて、実ページ対応
表アドレス更新器１４にアドレス更新信号ＰＥＡが送ら
れる。

アドレス更新器１４は、ＰＥＡを契機に実ページ対応表
データ・レジス汐１２の中の次の実ページ対応表１０の
エントリ・アドレスＮＥＡをアドレス・レジスタ１１へ
転送し、以後、アドレス・レジス汐１１のアドレスによ
り実ページ対応表１０の内容をデータ・レジスタ１２へ
読み出して実施する処理を前記のとおり繰返し実行する
。実記憶アドレス・レジスタ４に実記憶アドレスが求め
られた時点で、アドレス変換機構の動作は終了し、当該
アドレスが求められなかつた場合には、前記のとおりア
ドレス変換機構の動作を中断し、ページ・フオールト割
込みがプログラムに通知される。

本発明の方式によつて、・・ツシユ変換表の表示の集合
ＨＳや、実ページ対反表の表示の集合ＰＳを用いること
により、更に、不当なページ・アクセス要求の検出、ペ
ージの使用状況の測定等、実ページ対応の各種の管理制
御を行うこともできる。

また、本発明において、実ページ対応表１０内の逆向き
の実ページ対応表１０のエントリ・アドレスＢＥＡをＮ
ＥＡと共に用い、両方向にチェーンを張ることにより仮
想ページの実ページへの割付けの変更処理を容易に実現
することも可能である。また、本発明において、実ペー
ジ対応表１０内の各エントリに、これに対応する実ペー
ジの実記憶先頭アドレスを保持した場合、仮想ページ番
号比較器１３のＳＹ信号を契機として実ページ対応表の
データ・レジスタ１２から実ページの実記憶先頭アドレ
スを実記憶アドレス・レジスタ４に転送し、これと仮想
記憶アドレス・レジスタ１のオフセツトＯとで実記憶ア
ドレスを求めるような構成も簡単に実現することができ
る。以上説明したように、本発明によれば、仮想記憶の
ページ数と無関係な一定の大きさのハツシユ変換表と実
ページ数だけの実ページ対応表とを格納するメモリ容量
を、アドレス変換表として備えるのみでよく、また実ペ
ージ対応表にアクセスすることにより仮想ページが実さ
−ジに割付けられていない状態を検出できるが、これに
アクセスする以前にハツシユ変換表にアクセスする時点
で、実ページ対応表への割当て状態の表示を用いること
により早期にこの状態を検出することができる。

【図面の簡単な説明】

第１図は仮想空間のページと実空間のページの対応関係
図、第２図は仮想記憶アドレスのビツト構成とテーブル
・マツピング図、第３図は従来のアドレス変換方式のプ
ロツク図、第４図はパッシング手法を用いたシンボル・
テーブルの例を示す図、第５図は本発明の実施例を示す
アドレス変換方式のプロツク図、第６図は第５図のハッ
シユ変換表の詳細説明図、第７図は第５図の実ページ対
応表の詳細説明図である。 １：仮想記憶アドレス・レジスタ、２：セグメント対応
表、３：仮想ページ対応表、４：実記憶アドレス・レジ
スタ、５：ベース・アドレス・レジスタ、６：ハツシユ
機構、７：・・ツシユ変換表、８：ハツシユ変換表のア
ドレス・レジス汐、９：ハツシユ変換表のデータ・レジ
スタ、１０：実ページ対応表、１１：実ページ対応表の
アドレス・レジスタ、１２：実ページ対応表のデータ・
レジス汐、１３：仮想ページ番号比較器、１４：実ペー
ジ対応表アドレス更新器、１５：起動指示信号器、１６
：クロツク信号供給端子、１７：ページ・フオールト割
込み検出回路、１８：実ページ番号決定回路、２０：実
記憶装置、２１：リスト・ポインタ表。

Claims (1)

【特許請求の範囲】
1. １ ページ単位で管理される仮想記憶アドレス方式を用
   いた情報処理装置において、仮想記憶アドレスをハッシ
   ュするハッシュ機構と、ハッシュされたデータをエント
   リ番号とするハッシュ変換表と、主記憶装置の実ページ
   ごとにページの状態を管理する実ページ対応表とを有し
   、仮想記憶アドレスを実記憶アドレスに変換する際に、
   仮想ページが実ページに割当てられているか否かを、上
   記ハッシュ変換表の割当て表示に表示し、割当てられて
   いない場合に、アドレス変換時のページ・フオールト割
   込みの検出を、上記実ページ対応表の割当て表示により
   行う前に、上記ハツシユ変換表の割当て表示により行う
   ことを特徴とするアドレス変換方式。