JPS5925255B2 - デ−タ貯蔵装置 - Google Patents
デ−タ貯蔵装置Info
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- JPS5925255B2 JPS5925255B2 JP52016083A JP1608377A JPS5925255B2 JP S5925255 B2 JPS5925255 B2 JP S5925255B2 JP 52016083 A JP52016083 A JP 52016083A JP 1608377 A JP1608377 A JP 1608377A JP S5925255 B2 JPS5925255 B2 JP S5925255B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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Description
【発明の詳細な説明】
本発明はデータ処理システムに配置されるデータ貯蔵装
置に関し、特にこのデータ貯蔵装置への動作要求主体が
システム内に複数個配置されている場合にデータ貯蔵装
置内のデータをシステムロックあるいは同期のための制
御に用いようとする場合のデータ貯蔵装置の構造に関す
る。
置に関し、特にこのデータ貯蔵装置への動作要求主体が
システム内に複数個配置されている場合にデータ貯蔵装
置内のデータをシステムロックあるいは同期のための制
御に用いようとする場合のデータ貯蔵装置の構造に関す
る。
従来、この種のデータ貯蔵装置ではシステムロックある
いは同期のためのデータヘある動作要求主体から二つの
動作要求、即ち読出しと書込みの動作要求によりメモリ
動作を行なう間には、他の動作要求主体からの動作要求
が割込めないよう動作要求に特定のモードを設けて、他
の動作要求主体からの動作要求は受付けないような期間
を設けることができる構成にされていた。
いは同期のためのデータヘある動作要求主体から二つの
動作要求、即ち読出しと書込みの動作要求によりメモリ
動作を行なう間には、他の動作要求主体からの動作要求
が割込めないよう動作要求に特定のモードを設けて、他
の動作要求主体からの動作要求は受付けないような期間
を設けることができる構成にされていた。
′ このため、システムロックあるいは同期のためのデ
ータ貯蔵装置への動作要求が発生すると、システム全体
としての性能が低下してしまい、またある動作要求主体
が他の動作要求主体からのデータ貯蔵装置への動作要求
を停止させている間に障害が発生すると、他の動作要求
主体も動作不能のままになつてしまうという信頼性上の
欠点もあつた。
ータ貯蔵装置への動作要求が発生すると、システム全体
としての性能が低下してしまい、またある動作要求主体
が他の動作要求主体からのデータ貯蔵装置への動作要求
を停止させている間に障害が発生すると、他の動作要求
主体も動作不能のままになつてしまうという信頼性上の
欠点もあつた。
また、別のデータ貯蔵装置では特別の動作要求に対して
指定された番地のデータを読出すと共に同一の番地に一
定の値のデータを書込む（ロックバイトをオール０かオ
ール１かで利用する）という動作を一連の動作として行
なう事により、読出しと書込みの間に他の動作要求が割
込めないような構成にされていた。
指定された番地のデータを読出すと共に同一の番地に一
定の値のデータを書込む（ロックバイトをオール０かオ
ール１かで利用する）という動作を一連の動作として行
なう事により、読出しと書込みの間に他の動作要求が割
込めないような構成にされていた。
この装置ではシステムロックあるいは同期のために用い
られるデータの書込み動作における値は一定値でなけれ
ばならな（・制限条件がついて操作の自由度が縮少され
てしまい、また読出したデータの内容によつて書込みデ
ータの値を決めることができないためシステムロックあ
るいは同期のために用いられるデータの使用目的が狭い
範囲に限定されてしまう欠点もあつた。
られるデータの書込み動作における値は一定値でなけれ
ばならな（・制限条件がついて操作の自由度が縮少され
てしまい、また読出したデータの内容によつて書込みデ
ータの値を決めることができないためシステムロックあ
るいは同期のために用いられるデータの使用目的が狭い
範囲に限定されてしまう欠点もあつた。
本発明の目的は一つの動作要求に応答して、読出し、論
理演算、書込み動作を一連の動作として行ない得るよう
にすることにより、システム全体としての性能を落さず
、高信頼性で、しかもシステムロックあるいは同期のた
めのデータヘのある一つの動作要求主体からの動作要求
の間に他の動作要求主体からの割込みを禁止する機能を
有するデータ貯蔵装置を提供することである。
理演算、書込み動作を一連の動作として行ない得るよう
にすることにより、システム全体としての性能を落さず
、高信頼性で、しかもシステムロックあるいは同期のた
めのデータヘのある一つの動作要求主体からの動作要求
の間に他の動作要求主体からの割込みを禁止する機能を
有するデータ貯蔵装置を提供することである。
本発明の他の目的は読出しと書込みの動作の間で簡単な
論理演算を行ない得るようにすることにより、システム
ロツクあるいは同期のためのデータの内容及び使用目的
に大きな自由度を与え、多機能のデータ貯蔵装置を提供
することである。
論理演算を行ない得るようにすることにより、システム
ロツクあるいは同期のためのデータの内容及び使用目的
に大きな自由度を与え、多機能のデータ貯蔵装置を提供
することである。
本発明のより他の目的は一般にデータ処理装置で行なわ
れている演算動作の一部を行ない得るようにすることに
より、特定の命令に関し性能の向上したデータ処理シス
テムを構成できるようなデータ貯蔵装置を提供すること
である。本発明によれば、データ処理システムとして中
央処理装置及びデータ転送制御装置とによるデータ処理
装置に接続されるデータ貯蔵装置において、データ貯蔵
のための記憶部と、該記憶部への貯蔵番地指定手段と、
前記記憶部からデータを読出す回路と、前記記憶部へデ
ータを書込む回路と、前記データ処理装置からの動作要
求の内容を判別し、当該内容に応じた制御を行なう制御
部と、前記データ処理装置からの動作要求があらかじめ
定められた論理演算を要求している場合に、指定された
貯蔵番地から前記データ読出回路により読出されたデー
タと前記データ処理装置から送られてくるデータとの間
で前記論理演算を行なう論理演算部とを含み、前記論理
演算の結果を前記指定された貯蔵番地に書込むようにし
たデータ貯蔵装置が得られる。
れている演算動作の一部を行ない得るようにすることに
より、特定の命令に関し性能の向上したデータ処理シス
テムを構成できるようなデータ貯蔵装置を提供すること
である。本発明によれば、データ処理システムとして中
央処理装置及びデータ転送制御装置とによるデータ処理
装置に接続されるデータ貯蔵装置において、データ貯蔵
のための記憶部と、該記憶部への貯蔵番地指定手段と、
前記記憶部からデータを読出す回路と、前記記憶部へデ
ータを書込む回路と、前記データ処理装置からの動作要
求の内容を判別し、当該内容に応じた制御を行なう制御
部と、前記データ処理装置からの動作要求があらかじめ
定められた論理演算を要求している場合に、指定された
貯蔵番地から前記データ読出回路により読出されたデー
タと前記データ処理装置から送られてくるデータとの間
で前記論理演算を行なう論理演算部とを含み、前記論理
演算の結果を前記指定された貯蔵番地に書込むようにし
たデータ貯蔵装置が得られる。
このような構成により、本発明によるデータ貯蔵装置は
データ処理装置からの動作要求が論理演算を要求してい
る場合、指定された貯蔵番地からデータを読出して、必
要に応じてデータ処理装置に送ると共にデータ処理装置
から与えられたデータとの間で指定された論理演算を行
ない、その結果を指定された番地に書込むことまでを一
連の動作で行ない得るようになつたことを特徴とする。
データ処理装置からの動作要求が論理演算を要求してい
る場合、指定された貯蔵番地からデータを読出して、必
要に応じてデータ処理装置に送ると共にデータ処理装置
から与えられたデータとの間で指定された論理演算を行
ない、その結果を指定された番地に書込むことまでを一
連の動作で行ない得るようになつたことを特徴とする。
以下、本発明の実施例を図面を参照して説明する。第１
図は本発明が適用されるデータ処理システムの構成を示
すプロック図であり、複数の本発明によるデータ貯蔵装
置１０，１１，１２，１３とデータ処理装置を構成する
中央処理装置２０，２１及びデータ転送制御装置３０，
３１とがバス４０を介して相互に接続され、データ処理
装置は各々独立にデータ貯蔵装置１０，１１，１２，１
３へ動作要求を出すことができる。
図は本発明が適用されるデータ処理システムの構成を示
すプロック図であり、複数の本発明によるデータ貯蔵装
置１０，１１，１２，１３とデータ処理装置を構成する
中央処理装置２０，２１及びデータ転送制御装置３０，
３１とがバス４０を介して相互に接続され、データ処理
装置は各々独立にデータ貯蔵装置１０，１１，１２，１
３へ動作要求を出すことができる。
なお、便宜上図面では複数の信号線を一本に省略して表
わしている。第２図は本発明によるデータ貯蔵装置の一
実施例を示すプロツク図であり、データ処理装置とはバ
ス４０とのインタフエースを介したパス１０１，１０２
，１０３，１０４，１０５により接続され、その構成は
、パス１０１を介して受取る動作要求と要求種別を保持
する制御レジスタＣＲ、パス１０２を介して受取る貯蔵
番地情報を保持するアドレスレジスタＡＲ、パス１０３
を介して受取るデータを保持する書込データレジスタＷ
ＤＲ、複数の貯蔵番地を持ち、その各々にデータを記憶
している記憶部ＭＥＭ、読出データレジスタＲＤＲ、動
作要求に応じた制御を行なう制御部ＣＯＮＴ等の他に本
発明の特徴である論理演算部ＬＯＰを含む。
わしている。第２図は本発明によるデータ貯蔵装置の一
実施例を示すプロツク図であり、データ処理装置とはバ
ス４０とのインタフエースを介したパス１０１，１０２
，１０３，１０４，１０５により接続され、その構成は
、パス１０１を介して受取る動作要求と要求種別を保持
する制御レジスタＣＲ、パス１０２を介して受取る貯蔵
番地情報を保持するアドレスレジスタＡＲ、パス１０３
を介して受取るデータを保持する書込データレジスタＷ
ＤＲ、複数の貯蔵番地を持ち、その各々にデータを記憶
している記憶部ＭＥＭ、読出データレジスタＲＤＲ、動
作要求に応じた制御を行なう制御部ＣＯＮＴ等の他に本
発明の特徴である論理演算部ＬＯＰを含む。
バス４０を介したデータ処理装置からの動作要求、貯蔵
番地情報、データはそれぞれパス１０１，１０２，１０
３を通して制御レジスタＣＲ、アドレスレジスタＡＲ、
書込データレジスタＷＤＲに入り制御レジスタＣＲでは
動作要求の存在と要求内容の種別を保持するが、本実施
例では要求内容は第３図に示したように制御レジスタＣ
Ｒが６種類の動作、即ち読出し、書込み、部分書込み、
０Ｒ動作、ＡＮＤ動作、ゼロ時０Ｒ動作を扱えるように
なつている。
番地情報、データはそれぞれパス１０１，１０２，１０
３を通して制御レジスタＣＲ、アドレスレジスタＡＲ、
書込データレジスタＷＤＲに入り制御レジスタＣＲでは
動作要求の存在と要求内容の種別を保持するが、本実施
例では要求内容は第３図に示したように制御レジスタＣ
Ｒが６種類の動作、即ち読出し、書込み、部分書込み、
０Ｒ動作、ＡＮＤ動作、ゼロ時０Ｒ動作を扱えるように
なつている。
このうち、読出し要求、書込み要求、部分書込み要求は
従来技術において実施されているのでその動作について
は説明を省略し、本発明の特徴でありデータ貯蔵装置に
論理演算を要求する動作要求、即ち０Ｒ動作要求、ＡＮ
Ｄ動作要求、ゼロ時０Ｒ動作要求に対する動作を説明す
る。
従来技術において実施されているのでその動作について
は説明を省略し、本発明の特徴でありデータ貯蔵装置に
論理演算を要求する動作要求、即ち０Ｒ動作要求、ＡＮ
Ｄ動作要求、ゼロ時０Ｒ動作要求に対する動作を説明す
る。
まず、論理演算を要求する動作要求に共通した動作を第
２図を参照して説明する。
２図を参照して説明する。
制御部ＣＯＮＴはパス１０６から制御レジスタＣＲの内
容を判定して記憶部ＭＥＭに対し、アドレスレジスタＡ
Ｒからパス１０７を介して与えられた貯蔵番地の読出し
を行なうよう制御パス１００Ａにより指示し、また読出
データレジスタＲＤＲに対し、読出されたデータを保持
するよう制御パス１００Ｃにより指示する。
容を判定して記憶部ＭＥＭに対し、アドレスレジスタＡ
Ｒからパス１０７を介して与えられた貯蔵番地の読出し
を行なうよう制御パス１００Ａにより指示し、また読出
データレジスタＲＤＲに対し、読出されたデータを保持
するよう制御パス１００Ｃにより指示する。
その後、読出データレジスタＲＤＲの内容はパス１０９
を通してエラーチエツクコードチエツク回路ＥＣＣでエ
ラーの有無をチエツクされると共にパリテイ作成回路Ｐ
Ｇでパリテイを付加されてパス１０５からバス４０に送
り出される。一方、論理演算部ＬＯＰは読出データレジ
スタＲＤＲと書込データレジスタＷＤＲの内容を、それ
ぞれパス１０９とパス１１０から受取ると、制御部ＣＯ
ＮＴから制御パス１００Ｂにより指定された論理演算を
行ない、その結果をパス１１１によりエラーチエツクコ
ード発生回路ＥＣＧに送り出す。エラーチエツクコード
発生回路ＥＣＧでエラーチエックコードを付加されたデ
ータはパス１１２により記憶部ＭＥＭに送られ、記憶部
ＭＥＭでは制御パス１００Ａを通した指示によりアドレ
スレジスタＡＲがパス１０７で指定する貯蔵番地に書込
みが行なわれる。次に、個々の動作要求で要求される論
理演算について、制御部ＣＯＮＴの論理構造を示すプロ
ツク図である第４図及び論理演算部ＬＯＰの論理構造を
示すプロツク図である第５図を参照して説明する。
を通してエラーチエツクコードチエツク回路ＥＣＣでエ
ラーの有無をチエツクされると共にパリテイ作成回路Ｐ
Ｇでパリテイを付加されてパス１０５からバス４０に送
り出される。一方、論理演算部ＬＯＰは読出データレジ
スタＲＤＲと書込データレジスタＷＤＲの内容を、それ
ぞれパス１０９とパス１１０から受取ると、制御部ＣＯ
ＮＴから制御パス１００Ｂにより指定された論理演算を
行ない、その結果をパス１１１によりエラーチエツクコ
ード発生回路ＥＣＧに送り出す。エラーチエツクコード
発生回路ＥＣＧでエラーチエックコードを付加されたデ
ータはパス１１２により記憶部ＭＥＭに送られ、記憶部
ＭＥＭでは制御パス１００Ａを通した指示によりアドレ
スレジスタＡＲがパス１０７で指定する貯蔵番地に書込
みが行なわれる。次に、個々の動作要求で要求される論
理演算について、制御部ＣＯＮＴの論理構造を示すプロ
ツク図である第４図及び論理演算部ＬＯＰの論理構造を
示すプロツク図である第５図を参照して説明する。
なお、本実施例ではデータ幅を２バイトとしており、そ
れぞれバイト０、バイト１の動作は独立した同様の動作
となるので、以後バイト０の場合についてのみ説明を行
なう。最初に、０Ｒ動作要求が指定されていると制御部
ＣＯＮＴでは制御レジスタＣＲにおけるバイト指定０デ
ータが１の時、０Ｒ動作を指定するパス１０６４の信号
をオアゲート０Ｒ３、パス１０６７、アンドゲートＡ４
、オアゲート０Ｒ６を介してパス１００Ｂ１へ送出する
と共にオアゲート０ＲぃアンドゲートＡ７、オアゲート
０Ｒ７を介してパス１００Ｂ２から送出する。
れぞれバイト０、バイト１の動作は独立した同様の動作
となるので、以後バイト０の場合についてのみ説明を行
なう。最初に、０Ｒ動作要求が指定されていると制御部
ＣＯＮＴでは制御レジスタＣＲにおけるバイト指定０デ
ータが１の時、０Ｒ動作を指定するパス１０６４の信号
をオアゲート０Ｒ３、パス１０６７、アンドゲートＡ４
、オアゲート０Ｒ６を介してパス１００Ｂ１へ送出する
と共にオアゲート０ＲぃアンドゲートＡ７、オアゲート
０Ｒ７を介してパス１００Ｂ２から送出する。
これにより、論理演算部ＬＯＰでは書込データレジスタ
ＷＤＲのバイト０部ＷＤＲｂＯのデータをパス１００Ｂ
，、パス１１０ｂ０１アンドゲートＡ２ｌにより選択す
ると共に読出データレジスタＲＤＲのバイト０部ＲＤＲ
ｂＯのデータをパス１００Ｂ２、パス１０９ｂ０、アン
ドゲートＡ２２により選択し、これら両者のビツト毎の
論理和がオアゲート０Ｒ２１によつてとられてパス１１
１ｂ０によりエラーチエツクコード発生回路ＥＣＧに送
ることにより、書込データレジスタＷＤＲと読出データ
レジスタＲＤＲの情報が選択的に論理和されたデータが
形成される。次に、ＡＮＤ動作要求が指定されていると
、バイト指定０データがＯであれば、制御部ＣＯＮＴで
はアンド動作を指定するパス１０６５の信号をオアゲー
ト０Ｒ，、インバートゲート１１、アンドゲートＡ６、
オアゲート０Ｒ７を介してパス１００Ｂ２から送出し、
これにより論理演算部ＬＯＰでは読出データレジスタＲ
ＤＲのバイト０部ＲＤＲｂＯのデータだけをパス１００
Ｂ２、パス１０９ｂ０、アンドゲートＡ２２、オアゲー
ト０Ｒ２，により選択してパス１１０ｂ０を通してエラ
ーチエツクコード発生回路ＥＣＧに送るが、バイト指定
０データが１の時には、制御部ＣＯＮＴがパス１０６５
の情報をパス１０６７、アンドゲートＡ５を介してパス
１００Ｂ３から送出し、これにより論理演算部ＬＯＰで
は書込データレジスタＷＤＲのバイト０部ＷＤＲｂＯの
データと読出データレジスタＲＤＲのバイト０部ＲＤＲ
ｂＯのデータとをパス１００Ｂ３、パス１１０ｂ０、パ
ス１０９ｂ０、アンドゲートＡ２３によりビツト毎の論
理積をとり、オアゲート０Ｒ２１、パス１１１ｂ０を通
してエラーチエツクコード発生回路Ｅ２ＣＧに送る。
ＷＤＲのバイト０部ＷＤＲｂＯのデータをパス１００Ｂ
，、パス１１０ｂ０１アンドゲートＡ２ｌにより選択す
ると共に読出データレジスタＲＤＲのバイト０部ＲＤＲ
ｂＯのデータをパス１００Ｂ２、パス１０９ｂ０、アン
ドゲートＡ２２により選択し、これら両者のビツト毎の
論理和がオアゲート０Ｒ２１によつてとられてパス１１
１ｂ０によりエラーチエツクコード発生回路ＥＣＧに送
ることにより、書込データレジスタＷＤＲと読出データ
レジスタＲＤＲの情報が選択的に論理和されたデータが
形成される。次に、ＡＮＤ動作要求が指定されていると
、バイト指定０データがＯであれば、制御部ＣＯＮＴで
はアンド動作を指定するパス１０６５の信号をオアゲー
ト０Ｒ，、インバートゲート１１、アンドゲートＡ６、
オアゲート０Ｒ７を介してパス１００Ｂ２から送出し、
これにより論理演算部ＬＯＰでは読出データレジスタＲ
ＤＲのバイト０部ＲＤＲｂＯのデータだけをパス１００
Ｂ２、パス１０９ｂ０、アンドゲートＡ２２、オアゲー
ト０Ｒ２，により選択してパス１１０ｂ０を通してエラ
ーチエツクコード発生回路ＥＣＧに送るが、バイト指定
０データが１の時には、制御部ＣＯＮＴがパス１０６５
の情報をパス１０６７、アンドゲートＡ５を介してパス
１００Ｂ３から送出し、これにより論理演算部ＬＯＰで
は書込データレジスタＷＤＲのバイト０部ＷＤＲｂＯの
データと読出データレジスタＲＤＲのバイト０部ＲＤＲ
ｂＯのデータとをパス１００Ｂ３、パス１１０ｂ０、パ
ス１０９ｂ０、アンドゲートＡ２３によりビツト毎の論
理積をとり、オアゲート０Ｒ２１、パス１１１ｂ０を通
してエラーチエツクコード発生回路Ｅ２ＣＧに送る。
更に、ゼロ時０Ｒ動作要求が指定されている時には、ま
ず論理演算部ＬＯＰが読出データレジスタＲＤＲのバイ
ト０部ＲＤＲｂＯのデータの全ビツトについてゼロかど
うかをパス１０９ｂ０を通したゼロ検出回路ＺＤＣＯに
よりチエツクして全ビット０の時１Ｆ゛の信号ＺＯをパ
ス１００Ｂ７を通して制御部ＣＯＮＴへ送る。
ず論理演算部ＬＯＰが読出データレジスタＲＤＲのバイ
ト０部ＲＤＲｂＯのデータの全ビツトについてゼロかど
うかをパス１０９ｂ０を通したゼロ検出回路ＺＤＣＯに
よりチエツクして全ビット０の時１Ｆ゛の信号ＺＯをパ
ス１００Ｂ７を通して制御部ＣＯＮＴへ送る。
これによつて制御部ＣＯＮＴでは、バイト指定０データ
が゛１゛であつてしかも信号ＺＯが゛１”の場合にのみ
ゼロ時０Ｒ動作を指定する信号をパス１０６６、パス１
００Ｂ７、アンドゲートＡ１、オアゲート０Ｒ３、パス
１０６７、アンドゲートＡ４、オアゲート０Ｒ６を介し
てパス１００Ｂ１へ送り、これとは別にパス１０６６、
オアゲート０Ｒ４、アンドゲートＡ７、オアゲート０Ｒ
７を介してパス１００Ｂ２へ信号を出力する。この結果
、論理演算部ＬＯＰでは書込データレジスタＷＤＲのバ
イト０部ＷＤＲｂＯのデータを、バイト指定０データが
゛１゛であつて信号ＺＯも゛１゛の場合にのみパス１０
０Ｂ，、パス１１０ｂ０、アンドゲートＡ２，により選
択すると共に読出データレジスタＲＤＲのバイト０部Ｒ
ＤＲｂＯのデータをパス１００Ｂ２、パス１０９ｂ０、
アンドゲートＡ２２、により選択して両者のビツト毎の
論理和をオアゲート０Ｒ２，でとつてパス１１１ｂ０に
よりエラーチエツクコード発生回路ＥＣＧへ送る。なお
、通常の動作要求である書込み、部分書込みの動作要求
に対しても論理演算部ＬＯＰのアンドゲートＡ２ｌ、オ
アゲート０Ｒ２１を介して行なわれる。
が゛１゛であつてしかも信号ＺＯが゛１”の場合にのみ
ゼロ時０Ｒ動作を指定する信号をパス１０６６、パス１
００Ｂ７、アンドゲートＡ１、オアゲート０Ｒ３、パス
１０６７、アンドゲートＡ４、オアゲート０Ｒ６を介し
てパス１００Ｂ１へ送り、これとは別にパス１０６６、
オアゲート０Ｒ４、アンドゲートＡ７、オアゲート０Ｒ
７を介してパス１００Ｂ２へ信号を出力する。この結果
、論理演算部ＬＯＰでは書込データレジスタＷＤＲのバ
イト０部ＷＤＲｂＯのデータを、バイト指定０データが
゛１゛であつて信号ＺＯも゛１゛の場合にのみパス１０
０Ｂ，、パス１１０ｂ０、アンドゲートＡ２，により選
択すると共に読出データレジスタＲＤＲのバイト０部Ｒ
ＤＲｂＯのデータをパス１００Ｂ２、パス１０９ｂ０、
アンドゲートＡ２２、により選択して両者のビツト毎の
論理和をオアゲート０Ｒ２，でとつてパス１１１ｂ０に
よりエラーチエツクコード発生回路ＥＣＧへ送る。なお
、通常の動作要求である書込み、部分書込みの動作要求
に対しても論理演算部ＬＯＰのアンドゲートＡ２ｌ、オ
アゲート０Ｒ２１を介して行なわれる。
このようにして本発明によるデータ貯蔵装置では通常の
読出し、書込動作等の他、１つの動作要求で読出データ
レジスタＲＤＲへの読出し、この読出データレジスタＲ
ＤＲのデータと書込データレジスタＷＤＲのデータとの
論理演算メモリＭＥＭの指定されたアドレスへの書込み
を一連の動作として行なうので、他の動作要求主体から
の割込みに対し特に考慮する必要はなくなり、また例え
ば０Ｒ動作によればロツクのためのデータを１ビットで
表わしてメモリＭＥＭの所定のアドレスへ書込みを行な
うことができるし、ゼロ時０Ｒ動作によればロツクのた
めのデータを１バイトで表わして書込みを行なうことが
でき、これは書込データレジスタＷＤＲの所定のビツト
ヘデータを与えて動作要求を指ボすることにより行ない
得る。
読出し、書込動作等の他、１つの動作要求で読出データ
レジスタＲＤＲへの読出し、この読出データレジスタＲ
ＤＲのデータと書込データレジスタＷＤＲのデータとの
論理演算メモリＭＥＭの指定されたアドレスへの書込み
を一連の動作として行なうので、他の動作要求主体から
の割込みに対し特に考慮する必要はなくなり、また例え
ば０Ｒ動作によればロツクのためのデータを１ビットで
表わしてメモリＭＥＭの所定のアドレスへ書込みを行な
うことができるし、ゼロ時０Ｒ動作によればロツクのた
めのデータを１バイトで表わして書込みを行なうことが
でき、これは書込データレジスタＷＤＲの所定のビツト
ヘデータを与えて動作要求を指ボすることにより行ない
得る。
以上、説明してきたように本発明によるデータ貯蔵装置
は１つの動作要求に対して読出し−論理演算一書込みの
各動作を一連の単位動作として扱うことにより、システ
ムとしての性能を落さずにシステムロックあるいは同期
のための制御を高性能且つロツク用データの自由な使用
方法を許して実現することができ、また通常データ処理
装置で行なわれる制御動作の一部も高性能に行なうこと
ができる。すなわち、システムロツクあるいは同期のた
めのデータ貯蔵装置への動作要求においては、ロツクを
かけようとするデータ処理装置による読出動作要求から
書込動作要求までの間は他のデータ処理装置からの動作
要求を受付けない従来の方法に比して、データ貯蔵装置
への動作要求回数は少なくて済み、データ貯蔵装置が動
作中でない場合に動作要求の受付けをおさえられること
もない。
は１つの動作要求に対して読出し−論理演算一書込みの
各動作を一連の単位動作として扱うことにより、システ
ムとしての性能を落さずにシステムロックあるいは同期
のための制御を高性能且つロツク用データの自由な使用
方法を許して実現することができ、また通常データ処理
装置で行なわれる制御動作の一部も高性能に行なうこと
ができる。すなわち、システムロツクあるいは同期のた
めのデータ貯蔵装置への動作要求においては、ロツクを
かけようとするデータ処理装置による読出動作要求から
書込動作要求までの間は他のデータ処理装置からの動作
要求を受付けない従来の方法に比して、データ貯蔵装置
への動作要求回数は少なくて済み、データ貯蔵装置が動
作中でない場合に動作要求の受付けをおさえられること
もない。
また、従来の他の方式ではロツクのために用いるデータ
貯蔵装置内のデータの大きさに制限条件があり、ロック
動作後の状態も固定的であるのに対し、本発明では、デ
ータ貯蔵装置内で論理演算を行なえることにより、例え
ばロツク用のデータを１ビツトとしてこの１ビツトを０
Ｒ動作で１ビにしたり、逆にＡＮＤ動作で゛０゛にした
りできるので、ロツク用データの大きさ（ビツトにする
かバイトにするか）及びロツク状態の値（゛１”にする
か１０”にするか）を自由に選べるという自由度が大き
くなる。次に、従来技術では読出動作要求とデータ処理
装置での演算処理及び書込動作要求という処理過程を必
要としていた制御動作のうちの一部が本発明では一回の
動作要求で処理可能となる。
貯蔵装置内のデータの大きさに制限条件があり、ロック
動作後の状態も固定的であるのに対し、本発明では、デ
ータ貯蔵装置内で論理演算を行なえることにより、例え
ばロツク用のデータを１ビツトとしてこの１ビツトを０
Ｒ動作で１ビにしたり、逆にＡＮＤ動作で゛０゛にした
りできるので、ロツク用データの大きさ（ビツトにする
かバイトにするか）及びロツク状態の値（゛１”にする
か１０”にするか）を自由に選べるという自由度が大き
くなる。次に、従来技術では読出動作要求とデータ処理
装置での演算処理及び書込動作要求という処理過程を必
要としていた制御動作のうちの一部が本発明では一回の
動作要求で処理可能となる。
例えば、仮想メモリシステムを採用したデータ処理シス
テムにおいて、セグメントあるいはページの位置及び属
性等を示すポインタが使用済ビツト、書込済ビツトを含
む場合に、本発明を適用すればセグメントあるいはペー
ジを使用するためにポインタを読出す時には、書込デー
タレジスタＷＤＲに使用済ビツトに対応する位置のビツ
トだけを“１゛にした書込データを与えて０Ｒ書込動作
を指定することによつて、ポインタの内容を読出すと共
に論理演算部ＬＯＰにより使用済ビツトを８１゛にする
ことができる。同様に、セグメントあるいはページに書
込みを行なうためにポインタを読出したい時には、使用
済ビツトと書込済ビツトに対応する位置のビツトだけを
゛１゛にした書込データを与えて０Ｒ書込動作を指定す
ることによつて、ポインタの内容の読出しと使用済ビツ
ト及び書込済ビツトを゛１”にすることが同時にできる
。更に、読出したデータの内容によつて書込データの値
を決めることができるので、ロツク用データの以前の状
態に応じてロツクを行なうかどうかを決めることができ
、これによつてゼロ時０Ｒ動作の次のような利用が考え
られる。すなわち、ロツクが必要な互いに関連する８つ
のリソースに対応して１バイトのロツク用データを設け
、各ビツトが゛１゛の時それぞれ対応するリソースのロ
ツク状態を表わすとすると、すべてのリソースがロック
状態でない時（全ビツトがオールＯ）にのみ、必要なだ
けのリソースのロツクをこのリソースに対応するビツト
を゛１゛にした書込データを与えれば一度にかけること
ができることにより、簡単なシーケンスで高性能な処理
を実行できる。なお、実施例では２バイトのデータ幅に
対する３種類の論理演算について説明したが、本発明は
このデータ幅に限定されることはなく、また論理演算の
種類も従来から知られている中央処理装置において実施
されているすべての種類の論理演算を実行することが可
能なことも勿論である。
テムにおいて、セグメントあるいはページの位置及び属
性等を示すポインタが使用済ビツト、書込済ビツトを含
む場合に、本発明を適用すればセグメントあるいはペー
ジを使用するためにポインタを読出す時には、書込デー
タレジスタＷＤＲに使用済ビツトに対応する位置のビツ
トだけを“１゛にした書込データを与えて０Ｒ書込動作
を指定することによつて、ポインタの内容を読出すと共
に論理演算部ＬＯＰにより使用済ビツトを８１゛にする
ことができる。同様に、セグメントあるいはページに書
込みを行なうためにポインタを読出したい時には、使用
済ビツトと書込済ビツトに対応する位置のビツトだけを
゛１゛にした書込データを与えて０Ｒ書込動作を指定す
ることによつて、ポインタの内容の読出しと使用済ビツ
ト及び書込済ビツトを゛１”にすることが同時にできる
。更に、読出したデータの内容によつて書込データの値
を決めることができるので、ロツク用データの以前の状
態に応じてロツクを行なうかどうかを決めることができ
、これによつてゼロ時０Ｒ動作の次のような利用が考え
られる。すなわち、ロツクが必要な互いに関連する８つ
のリソースに対応して１バイトのロツク用データを設け
、各ビツトが゛１゛の時それぞれ対応するリソースのロ
ツク状態を表わすとすると、すべてのリソースがロック
状態でない時（全ビツトがオールＯ）にのみ、必要なだ
けのリソースのロツクをこのリソースに対応するビツト
を゛１゛にした書込データを与えれば一度にかけること
ができることにより、簡単なシーケンスで高性能な処理
を実行できる。なお、実施例では２バイトのデータ幅に
対する３種類の論理演算について説明したが、本発明は
このデータ幅に限定されることはなく、また論理演算の
種類も従来から知られている中央処理装置において実施
されているすべての種類の論理演算を実行することが可
能なことも勿論である。
第１図は本発明が適用されるデータ処理システムの構成
図で、第２図は本発明によるデータ貯蔵装置の構成図、
第３図は各種動作要求を保持するデータ貯蔵装置内の制
御レジスタの構成図で、第４図はデータ貯蔵装置内の制
御部の回路図、第５図はデータ貯蔵装置内の論理演算部
の回路図である。 図面の参照符号は次の通り。 １０，１１，１２，１３：データ貯蔵装置、２０，２１
：中央処理装置、３０，３１：データ転送制御装置、４
０バス、ＣＲ：制御レジスタ、ＣＯＮＴｊ制御部、ＡＲ
：アドレスレジスタ、ＲＤＲ：読出データレジスタ、Ｅ
ＣＣ：エラーチエツクコードチエツク回路、ＰＧ：パリ
テイ作成回路、ＬＯＰ：論理演算部、ＷＤＲ：書込デー
タレジスタ、ＥＣＧ：エラーチエツクコード発生回路、
ＭＥＭ：記憶部、ＺＤＣＯ，ＺＤＣＩ：ゼロ検出回路、
Ａ：アンドゲート、０Ｒ：オアゲート、１：インバート
ゲート。
図で、第２図は本発明によるデータ貯蔵装置の構成図、
第３図は各種動作要求を保持するデータ貯蔵装置内の制
御レジスタの構成図で、第４図はデータ貯蔵装置内の制
御部の回路図、第５図はデータ貯蔵装置内の論理演算部
の回路図である。 図面の参照符号は次の通り。 １０，１１，１２，１３：データ貯蔵装置、２０，２１
：中央処理装置、３０，３１：データ転送制御装置、４
０バス、ＣＲ：制御レジスタ、ＣＯＮＴｊ制御部、ＡＲ
：アドレスレジスタ、ＲＤＲ：読出データレジスタ、Ｅ
ＣＣ：エラーチエツクコードチエツク回路、ＰＧ：パリ
テイ作成回路、ＬＯＰ：論理演算部、ＷＤＲ：書込デー
タレジスタ、ＥＣＧ：エラーチエツクコード発生回路、
ＭＥＭ：記憶部、ＺＤＣＯ，ＺＤＣＩ：ゼロ検出回路、
Ａ：アンドゲート、０Ｒ：オアゲート、１：インバート
ゲート。
Claims (1)
- １ データ処理システムとして中央処理装置を含むデー
タ処理装置に接続されるデータ貯蔵装置において、デー
タ貯蔵のための記憶部と、該記憶部への貯蔵番地指定手
段と、前記記憶部からデータを読出す回路と、前記記憶
部へデータを書込む回路と、前記データ処理装置からの
動作要求の内容を判別し、当該内容に応じた制御を行な
う制御部と、前記データ処理装置からの動作要求があら
かじめ定められた論理演算を要求している場合に、指定
された貯蔵番地から前記データ読出回路により読出され
たデータと前記データ処理装置から送られてくるデータ
との間で前記論理演算を行なう論理演算部とを含み、前
記論理演算の結果を前記指定された貯蔵番地に書込むよ
うにしたことを特徴とするデータ貯蔵装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52016083A JPS5925255B2 (ja) | 1977-02-18 | 1977-02-18 | デ−タ貯蔵装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52016083A JPS5925255B2 (ja) | 1977-02-18 | 1977-02-18 | デ−タ貯蔵装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53101942A JPS53101942A (en) | 1978-09-05 |
| JPS5925255B2 true JPS5925255B2 (ja) | 1984-06-15 |
Family
ID=11906642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52016083A Expired JPS5925255B2 (ja) | 1977-02-18 | 1977-02-18 | デ−タ貯蔵装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925255B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60262253A (ja) * | 1984-06-07 | 1985-12-25 | Agency Of Ind Science & Technol | メモリデ−タ処理回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112539A (ja) * | 1973-02-23 | 1974-10-26 |
-
1977
- 1977-02-18 JP JP52016083A patent/JPS5925255B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112539A (ja) * | 1973-02-23 | 1974-10-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53101942A (en) | 1978-09-05 |
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