JPS5923972A

JPS5923972A - デジタルテレビジヨン受像機

Info

Publication number: JPS5923972A
Application number: JP57132271A
Authority: JP
Inventors: Yukinori Kudo; 工藤　幸則; Susumu Suzuki; 進鈴木
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-07-30
Filing date: 1982-07-30
Publication date: 1984-02-07
Also published as: EP0103128B1; DE3381672D1; CA1219946A; EP0103128A2; EP0103128A3; US4600937A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、ベースバンドのビデオ信号処理をデジタル的
に行うデジタルテレビジョン受像機に関する。

〔発明の技術的背景とその問題点〕

従来、テレビジョン受像機での信号処理は全てアナログ
信号処理にょシ行われているが、特にビデオ段以降のア
ナログ信号処理については以下のような改善すべき問題
点があった。即ち、性能的にはアナログ１８号処理の一
般的な弱点とされている時間軸上の処理性能に起因する
問題であシ、具体的にはクロスカラー・ドツト妨害とし
て画面に現れる輝度信号・色度信号分離性能、各種画質
数置性能、同期性能等である。一方、コスト面および製
作上の問題としては、回路をＩＣ化しても外付は部品、
調整個所が多いということである。

〔発明の目的〕

本発明はこのような問題を解決する゛ため、ビデオ段以
降の色信号復調に到る信号処理を全デジタル化したデジ
タルテレビジョン受像機を提供することを目的としてい
る。

〔発明の概要」本発明はこの目的を達成するため、アナログ、　ビデオ
信号ｔＪ［足のサンプリングクロックでサンプリングし
デジタル化する〜巾コンバータと、このＡ／Ｄコンバー
クよυ出力されるデジタルビデオ信号から複合同期信号
を分離し水平同期信号を検出してタイミング信号を発生
する同期検出・タイミング発生回路と、この回路からの
タイミング信号に基き前記デジタルビデオ信号のベデス
クルレペルを検出し誤差信号を発生する啄ｆ　スｌ　ル
クリンゾ回路と、このペデスタルクランプの出力をアナ
ログ信号に変換して前記Ａ／Ｄコンバータの入カビデオ
信号にフラング用電圧として重畳する手段と、前記同期
検出・タイミング発生回路からのタイミング信号と水平
フライバック信号とにより制御され前記サンプリングク
ロックを前記デジタルビデオ信号中のカラーバーストの
位相に同期さぜるＰＬＬ回路と、前記同期検出・タイミ
ング発生回路からの水平同期検出信号と前記フライバッ
ク信号とから前記サンプリングクロック周期以下の精度
の水平同期再生信号を得る水平カウントダウン回路と、
この水平カウントダウン回路からの信号と前記複合同期
信号と−から垂直同期再生信号を得る垂直カウントダウ
ン回路と、前記水平カウントダウン回路からの信号に制
御され前記デジタルビデオ信号から輝度信号と色度信号
を分離するｙ−Ｃ分離回路と、このＹ−Ｃ分離回路から
の色度信号を処理する色プロセス回路と、前記Ｙ−Ｃ分
離回路からの輝度信号を処理する輝度信号処理回路と、
これら色プロセス回路および輝度信号処理回路からの信
号にょシＲ，Ｇ、Ｂの３原色信号を得るマトリックス回
路と、このマトリックス回路からの３原色（ｇ号をアナ
ログ信号に変換してＣＲＴに供給する手段と、前記水平
同期再生信号を処理して水平偏向回路に・供給する手段
と、前記垂直同期再生信号を処理して垂直偏向回路に供
玲する手段とを倫え／むことを特徴としている。

〔発明の効果〕

本発明によれは、ビデオ段以降のビデオ信号処理を全て
デジタル処理で行うことが可能とな９、安定なペデスタ
ルクランプが達成され、高精腿か安定なサンプリングク
ロックを得ることかでき、デジタル的Ｙ−Ｃ分離を可能
とし、クロスカラー妨害の改善、ドツト妨害の改佃、輝
度信号色信号の広帯域化が可能となった。また回期再生
についても、垂直共にカウントダウン回路によ＃）篩安
定、高精度な同期再生信号を得ることがＴｉＪ能となる
。さらにビデオ信号処理、同期再生共に全てデジタル回
路で達成されているため、非常にＩＣ化に適しておシ、
調整箇所も極めて少なく、コスト的にもアナログテレビ
ジョン受像機に比べ有利である。

〔発明の実施例〕

第１図に本発明の一実施例に係るデジタルＴＶ受像機の
要部のブロック図を示す。

図において、交流的に結合されているアナログビデオ信
号１は、バッファ回路２に入力される。バッファ回路２
の出力３は、帯域制限のためのローノＺスフィルタ（Ｉ
、ＰＦ）　４に導がれる。

ＬＰＦ　４のカットオフ周波数は本システムをＮＴＳＣ
。

ＰＡＬで共用するため５．５　Ｍ）（ｙ、になっている
。帯域制限されたビデオ信号用カフは、バッファアンプ
回路８に導かれる。バッファアンプ回路８はアナログビ
デオ信号１が１ｖ　　で入力された−ｐ時に、後段のＡＤＤコンバータ（ＡＤＣ）　１０　ノ入
力信号９がほぼ２　ｖｐ−１）となるように調整されて
いる。

ＡＤＣ１０は入力信号９をサンプリングクロック（φ８
）１２でサンプリングし、例えば８ピツトに量子化して
出力−する。サンプリングクロック（φ８）１２の周波
数ｆ、ｌはｆ８＝４ｆ８ｃ（ｆ８ｏ；カラーザブキャリア周波数）
である。

φ５１２１ｄ、デジタル回路６ノに導かれる。φ８１２
に同期した８ビツトのデジタル化されたビデオ信号処理
（以下ＤＶＳ信号という）も又同様にデジタル回路部６
１に導かシ′［る。デジタル回路部６）内のブロックは
全てデジタル回路で構成されている。ＤｖＳイハシＪ１
ノは同期検出・タイミング発生回路２７に導かれる。同
期検出・タイミング発生回路２７はＤＶＳ信号１ノから
同期パルスを検出し、その同期パルス検出信号に従って
各種のタイミング信号２Ｂ、２９．．１０，３１．３２
を発生する。

ペデスタルクランプ回路１９はビデオ信号１の直流再生
のための回路であシ、タイミング信号３２によ、９　Ｄ
ＶＳ信号１ノのベデスクルレベルを検出し、ベデメタル
レベルが所定の値になるような制御信号２０を出力する
。フラング回路１９の出力２０はＤ／Ａコンノぐ一タ（
ＤＡＣ）　２１に導かれ、アナログ信号に変換される。

ＤＡＣ２１の出力２２は抵抗を経て・ぐツファアング回
路８の入力にクランプ用電圧として重畳され、そのＤＣ
レベルを制御する。

タイミング信号３１はＰＬＬ　（Ｐｈａｓｅ　Ｌｏｃｋ
ｅｄＬｏｏｐ）制御回路２３に必要なタイミング信号で
ある。ＰＬＬ制御回路２３はサンプリングクロック（φ
）１２の周波数及び位相を制御するための回路である。

即ち、ＡＤＣ１０〜同期検出・タイミング発生回路２７
〜ＰＬＬ制御回路２．ヲ〜ＤＡＣ１６〜ｖＣＸＯ１３〜
ＡＤＣ１０のループでＰＬＩ、回路を形成している。本
実施例では、基本的にはＮＴＳＣ入力の場合、φ８１２
０位相の１つがＩ軸に一致するように、ＰＡＬ入力の場
合、Ｕ軸に一致するようにＰＬＬがかかるようになって
いる。

ＮＴＳＣ、ＰＡＬ入力の切換情報は信号１５（以下、Ｎ
ＴＳＣ／′ＰＡＬ切換信号という）より得られる。ＰＬ
Ｌ制御回路２３の制御信号出力２４はＤＡＣ１６に導か
れ、アナログ信号１４に変換される。このアナログ制御
１ａ号１４は電比制御型水晶発振器（ＶＣＸＯ）　Ｉ　
３に４ｔかれ、これによりＶＣＸＯ１ｓ　ノ出力にサン
プリングクロックφ３１２を得る。

ＶＣＸＯＪ　３　（１）水晶発振子はＮＴＳＣ／ＰＡＬ
　切換信号１５によって切換えられ、所定のφが得られ
るようになっている。なお、本実施例のＰＬＬ制御シス
テムの原理的な実施例については米国特許第４２９１３
３２−＠ＩＪＪ−１＃ｌｌＩ　＊″に述べられている。

第１図でコントロールデータ１７はデノクルＴＶ受像機
のコントロールを行うデノクルデータであり、例えばリ
モコン受信回路（図示せず）から得られる。コンドロー
ルナ′−夕１７はデコーダ４７によりデコードされ、各
部のコントロールを行う。このソコードされたコントロ
ール（ｇ号は、色飽第１月規およびコントラスト・ブラ
イトコントロール（ｉｆ号４８　ト色相コントロール信
号４９とからなっている。色相コントロール信号４９は
ＰＬＬ制御回路２３を介してザンプリングクロックφｓ
１２の位相を変えることによシ、色相をコントロールす
る。ＰＬＬ制御回路２３には又、水平フライバック信号
（以下ｆＨＦＢ信号と首う）１８が入力されておシ、Ｐ
ＡＬ入力時の周知のパルアイデン）　（ＰＡＬ　Ｉｄｅ
ｎｔ）信号（以下ＰＩＤ信号と言う）２５を発生ずる。

同期検出・タイミング発生回路２７のタイミング信号出
力２９は、水平カウントダウン回路３２に導かれる。水
平カウントダウン回路３２はｆＨＦＢ信号１８を用いて
タイミング信号２９から水平同期再生を行い、水平ドラ
イブ信号（ｆＨＤｏｕｔ）　３４を出力する。水平カウ
ントダウン回路３２は一！、た、サンプリングクロック
（φ）１２と水平同期信号との関係を判定し、ＮＴＳＣ
＜ｇ外入力の場合φ８ミ９１０ｆＨ（ｆＨ；水平周波数
）の−ヒご、ＰＡＬの場合φ８＃１１３５ｆＨのとき水
平同期標準モード（ＨＭＯＤ）　（６号３５を出力する
。同期検出・タイミング発生回路２７のタイミング出力
３０及び水平カウントダウン回路３２の出力３３は、垂
直同期再生を行う垂直カウントダウン回路３６に導かれ
ている。垂直カウントダウン回路３６は再生された垂直
同期信号（ｆｖＤＯｕｔ）３７を出力する。

ｆＨｏ　ｏ　＋ｓ　を信号３４はドライバー回路（Ｈド
ライバ）５０で増幅された後、＜ａ外線５ノを経て水平
偏向系（図示せず）に導かれる。

一方、ｆｖＩ）ｏｕｔ信号３７は垂直ランプ発生、及び
垂直ハイド制御回路を含むＶランツノ・イト回路５２に
導かれ、その出力５３は垂直偏向糸（省略）に導かれる
。

ＤＶＳ信号１１はまた輝度信号的と色度信号（Ｃ）とを
分離するＹ−Ｃ分離回路３８に導かれる。

Ｙ−Ｃ分離回路３８は垂直相関を利用してＹ−Ｃ分離を
行う分離回路（コムフィルタとして周知である）と、垂
直相関を用いないで水平方向のサンプル点を用い、水平
の相関のみによシフィルタを構成した分離回路（パント
ノ９スフイルタとして周知である）とを有し、ＨＭＯＤ
信号３５により分離回路が選択される。即ちＨＭＯＤ　
＝　”　１　’の時コムフィルタでＹ−Ｃ分離を行い、
ＨＭＯＤ＝”Ｏ”の時はバンドパスフィルタを用いてｙ
　−Ｃ分離を行うように構成されている。

Ｙ−Ｃ分離回路３８にはＮＴＳＣ／ＰＡＬ切換信号が導
かれており、この切換信号に従って１水平遅延量が切換
えられるごとくなされている。この遅に量はＮＴＳＣで
９１０ビツト遅延、ＰＡＬでは１１３５ビツト遅延であ
る。（ＩＨディレィラインとして周知である）。

分離された色信号（Ｃ信号）３９と、色復調の基準位相
を与えるパルス（φ８）２６とｌｌＩＤ信号２５、コン
トロール＜Ｍ　号４　ｇ　、ノ々−ストフラッグパルス
ＢＥＰ　２８は、色プロセス回路４１に導かれる。色プ
ロセス回路４１は自動色飽和度コントロール（ＡＣＣ）
回路、カラーキラー回路、およびφｃ２６を基準パルス
にして２軸の同期検波によυ色信号（ＮＴＳＣでＩｔＱ
信号、　ＰＡＬでＵ。

■信号）を復調する復調回路とから構成されている。色
プロセス回路４１に入力されたコントロール信号４８は
ＡＣＣ回路を制御し、色飽和度、つまり色の濃さを制御
する。色プロセス回路４１の出力４２としては、イ及訓
出力Ｉ／′［Ｊ　、　Ｑ／Ｖが得られる。

ｙ−Ｃ分離回路３８で分離された輝匿信号ＬＹ’信号）
４０はＹプロセス回路４３に導かれる。

Ｙプロセス回路４３の他方の人力はコントロールデータ
信号４８であり、この信号によってブライト、コントラ
ストが制御される。このＹプロセス回路４３はブライト
、コントラスト制御回路と水平、垂直の輪郭袖止信号全
得る回路とより構成され、制御１あるいは補正され７’
ＣＹ信号４４を出力する。

色復調信号４２とＹ信号４４はＲＧＢマトリックス回路
４５に導かれ、所定のマトリックス演算によシ原色Ｒ，
Ｇ、Ｂの信号４６となる。このＲ，Ｇ、Ｂの信号４６は
ＤＡＣ５４によシアナログ信号にもどされる。ＤＡＣ５
４はＲ，Ｇ、Ｂ用の８ビツトのＤＡＣ３個から構成され
ており、その出力５５はバッファアンプ５６に導かれる
。

バッファアンプ５６は入力信号を増幅しＴｌ　、　Ｇ。

Ｂの出力５７．５８．５９を原出力回路（図示せず）へ
導く。色出力回路はＣＲＴ　６０に接続されている。

次に、第１図の要部の具体的な構成を詳細に説明する。

まず、第２図は以下の詳細な説明に関し、表記上の説明
を行うための図である。なお以下の説明においては正論
理を使用することにする。

第２図（、）は加算器を示している。Ｎビットからなる
Ａ入カフ０とＭビットからなるＢ入力７ノに対し、Ａ＋
Ｂ出カフ３はＬビットになることを示している。Ｃ７２
は最低位ビットに加わるキャリー人力を示している。（
ａ）に示したように複数ビットから成る信号はＮｌ、　
ＩＶｈ、　Ｌ、という様に表記することにする。

同図（ｂ）は減算器を示している。Ａ入力フ５゜Ｂ入カ
フ７は加算器７８で加算され、Ａ−Ｂ出カフ６となる。

図示したように加算器７８の入力のうち減算する入力に
対して、−の符号を付すことにする。

同図（ｃ）はＮビットのラッチ回路を示している。

入力８０はラッチ８３に導かれクロック７８の立ち上り
タイミングでラッチされ、出力８４となる。図中信号８
２はリセット端子Ｒへの入力を示し、信号８２がパ１′
″の時ラッチ出力８４はオール”　０　’″となる。ま
た、図中信号８ノはプリセットＭ子Ｐ、への入力を示し
、この信号８ノが°１″の時、出力８４はオール゛１”
となる。

同図（ｄ）はシフトレジスタを示している。信号８５は
入力を示し、信号８６はシフトクロック（φ）、信号８
８は出力である。信号８７はリセット端子Ｒの入力であ
や、これが１”の時出力８８はオール゛′０”となる。

同図（ｅ）は同期型のＭビットカウンタを示す。

入力クロックが９０であり、クロック同期型り　“セッ
ト信号が９１であシ、出力が９２である。

図中Ｎがカウンタ番号を示し、ｊ＝１〜ＭはＭ段のカウ
ンタ段であることを表わしている。なお、クロック９０
に対して非同期型のリセット端子を有するカラ／りにつ
いてはリセット端子をＲ＊と表記する。

同図（ｆ）はクロック同期型のブリセッタブルカウンク
を示している。即ち９６はプリセットデータ入力を示し
、９５はノリセットタイミング信号入力を示す。同図（
ｇ）はＮＡＮＤ型のセラトリセラ）（Ｒ８）フリップフ
ロップを示し、百端子人力９９が０”の時Ｑ出力１０ノ
は”１″となる。

同図（ｈ）はデータセレクタを示し、Ａ入力１０４゜Ｂ
入力１０５を選択信号■）１０９に従って１０８として
出力する。出力１０８の論理はＳ−Ａ＋ＳＢとなる。即
ち、Ｓ−″１ｌｊｌＯ時出力１０Ｂには六入力１０４の
情報が出力され、Ｓ−′０”の時出力１０８にはＢ入力
１０５の情報が出力される。

なお、以下の説明において複数段のカウンタのカウント
状態を入力クロック単位で表現する場合には、カウンタ
出力を上位ビットからＱＮ　ｒＱＮ−１’・・・Ｑ３　
　、Ｑ２Ｑ１　とした時、′０００・・・０００＃を零
とし、”　ｏ　ｏ　ｏ・・・００１”ｆ：ｉ、”ｏｏｏ
・・・０１０”を２．”０００・・・０１１”を３とい
う様に表現することにする。

（同期検出・タイミング発生回路）第１図において、４デスタルクランプ用ＤＡＣ２１の出
力２２がＯｖの時、ノクツファ６の出カフにはＤＣクラ
ンプ電圧ＯＯｖアナログビデオ信号が得られる。今、Ｉ
）　Ｃクランノミ圧Ｏｖの時、−アナログビデオ信号１
としＩ　ＡＰＬ（ＡｖｅｒａｇｅＰｉｃｔｕｒｅ　Ｌｅ
ｖｅｌ　）の最も小さい信号が入力された場合、第３図
に示したようにＡＩ）Ｃ１０のグイナミソクＩ／ンジＪ
　−１、；？　−２に対してＡＤＣ１０の入力が３−３
のような波形となるよう第１図ノハッファ２．　ＬＰＦ
　４　、　バッファ６、ノ々ツファアンプ８は調整され
ている。

第３図において、被デスクルレベル（ＰＤＬ）、？−４
を’　ＯＯ１０１１１１”の値にし、水平同期信号分離
レベル（ＳＤＬＨ）　３−５を（ＰＤＬ）、？　−４の
約−レペル°”　００　（１０１１１１”に選ぶ。本発
明の一実施例における啄デスタルクランプの制御ループ
により、入力されたビデオ信号１の・くデスクルレベル
は（ＰＤＬ）　３−４の値にカウンタされる。このクラ
ンプ回路については後述する。

第４図にＡＤＣ１０のダイナミックレンジに関して、イ
デスタルクランプ電圧０■の信号４−１と正常なりラン
プがかかった信号４−２の様子を示す。第４図中（ＳＤ
ＬＶ）　４−３は垂直同期信号分離レベルを示しておシ
、特にゴースト等の外乱に対し垂直同期再生を確実にす
るために、（ＳＤＬＨ）　３−５より（ＰＤＬ）　３−
４に近く取っている。この例では（ＳＤＬＶ）　（−ｓ
は’０００１１１１１”とした。このようにしてベデス
タルクラングのかかったデジタルビデオ信号ＤＶＳ　Ｉ
　Ｊが同期検出・タイミング発生回路２７に導かれる。

第６図に同期検出・タイミング発生回路２７の構成を示
す。この回路２７は大きく分けて、同期分離・水平同期
パルス幅検出回路糸１２０と、水平同期周期性・連続性
検出回路系１２１と、タイミング発生回路系１２２とか
らなる。

まず、人力されたＤＶＳ　１８号１）は水平同期用。

垂直同期用の同期信号をそれぞれ分離するための水平同
期用分離回路１２３．垂直同期用分離回路１２５に導か
れ、同期分離信号１２４およびＣＶＳ信号１２６が分離
される。同期分離信号１２４は、高域成分、つまシ色周
波数成分を除去するＬＰＦ　１２７でフィルタリングさ
れる。

ＬＰＦ　Ｊ　２７の出力１２８は複合同期信号（Ｃ３Ｈ
）であり、水平同期パルス幅検出用カウンタ回路１２９
に導かれる。カウンタ回路１２９の出力１３０は幅検出
回路１３１に人力され、このカウント値が所定の値にな
ると、−１′ｉ！、り水平同期信号のノヤルス幅が所定
の幅になると第１の水平同期検出信号（ＩＩＩＩ′信号
）１３２がＩＭ検串回路１３１よυ出力される。幅検出
力ランク制御ダート回路１３３は、幅検出回路１３１よ
りＨ，Ｌ信号１３２が出力されるとカウンタ回路１２９
をＣ８Ｈ信号１２８人力を一尾期間受刊けないように制
御し、ゴーストの大きい信号入力によるＣ８Ｈ信号１２
＆の割れ等による水平同期の誤動作を防ぐためのもので
ある。Ｃ８Ｈ信号１２８及びカウンタ回路の出力１３０
はＣ８Ｈ信号１２８の立ち下りタイミングを制御する水
平同期タイミング制御回路１３５に導かれる。この水平
同期タイミング制御回路１３５はＨ，／信号１３２の出
力タイミングから、一定期間内にＣ８１１信号１２８が
立ち下らない場合は、バーストフラッグＡ？ルスやＰＬ
Ｉ、　。

フラング用の各種タイミング信号を発生するタイミング
発生回路系１２２を非動作状態とする信号Ｒ３４π１３
６を発生する。このように所定の条件を満たすＣ８Ｈ信
号１２８が到来した時のみＰＬＬ　、クランプ等の動作
が行われるため、非常に安定した（外乱に強い）　ＰＬ
Ｌおよびクランプ回路が構成できることになる。

水平同期周期性・連続性検出回路糸１２ノは、水平同期
信号（実際はＨ８′信号）の周期性および連続性を検出
し、所定の周期と連続性を有したＨ′信号のみを第２の
水平同期検出信号（Ｈ８信号）１３９として得る。

周期検出力ランク１４１はφを基準クロックとしてカウ
ントする１１段のカウンタで、その１１ビツトの出力１
４３ｄ、Ｚ周期分のカウント値を記憶可能な周期メモリ
回路１４４に導かれている。今、所定の周期性と連続性
を有したＨ６侶号１３９が水平同期周期性・連続性検出
回路１３８の出力に得られると、ラッチパルス発生回路
１４６から５Ｒ６Ｑ１　ｏｕｔ信号１４７が発生され、
これによってカウンタ１４１の出力１４３が周期メモリ
回路１４４１７Ｉ：記憶される。差検出回路１４８は周
期メモリ回路１４４内の２周期分の値の差を検出し、判
定回路１６ノは差検出回路１４８の出力１５０からこの
差が所定値以下のとき判定信号（ＤＣＫ信号）１５２を
出力する。

次にタイミング発生回路系１２２においては、水平同期
立ち下り検出回路１５３で１−信号１３９とＲ８４π信
号１３６から水平同期信号の立ち下りタイミングを検出
し、立ち下りを検出するとカウンタ１５８のカウント動
作を開始するようカウンタリセット用ノリツブフロ°ツ
ブ１５６を制御し、リセット信号１５７を発生させる。

カウンタ１５８は６段構成のもので、このカラ／り１５
８の出力１５９と後述するＰＬＬ制御回路の出力ＳＲ９
互１信号Ｊ６Ｊ、ＳＲ９互２信号１６２とによ、９　Ｐ
ＬＬ　、フラング回路動作に必要な各種タイミングイ言
号１６３〜１６９およびバーストフラッグパルス（ＲＦ
Ｐ）　２８　ｆ　バーストフラッグ・ＰＬＬ・クランプ
用タイミング発生回路１６０より発生する。

第６図の同期検出・タイミング発生回路２７について、
さらに具体的に説明する。第７図に第６図中の同期分離
・水平同期幅横用回路系１２０と水平同期周期性・連続
性検出回路系１２１の具体的回路図を示す。

第７図において、ＤＶＳ信号１１は水平同期用分離回路
１２３としての比較回路（Ｃｏｍｐ　１　）１８０にＸ
１人力として与えられ工、Ｘ２人力である水平同期分離
レベル（ＳＤＬＨ）　１８１と比較され、Ｘ２〉Ｘｌの
出力が分離信号１２４として得られる。同様に垂直同期
用分離回路１２５としての比較回路（Ｃｏｍｐ　２　）
　１８２よυ垂直同期用分離信号（Ｃ８ｖ）１２６が得
られる。水平、垂直の各同期分離レベ＃　（ＳＤＬＨ）
　１８１　、　（５ＤＬＶ　）１８３は、第３図、第４
図にて説明したように５ＤＬＨ＝’″００００１１１１
　”　、　５ＤＬＶ＝”　０００１１１１１”であるか
ら、各比較回路１８θ、１８２は各々簡単なケ８−ト１
個で実現できる。比較回路１８０の出力１２４は、４段
構成のシフトレジスター８４に導かれる。シフトレジス
ター８４のシフトクロックはφである。このシフトレジ
スタ１８４の各ビットの出力は４人力ＮＡＮＤゲート１
８５に与えられ、出力１２８としテＣ８Ｈ（Ｃ８Ｈの反
転）が得られる。シフトレジスター８４およびゲート１
８５はＬＰＦ　１２７を構成し、ｆｌｉｅ周期以下の成
分、っまシ色周波数成分を除去する。

一方、カウンタ回路１２９２幅検出回路ノ３１゜ケ゛−
１・回路７　、’／　３　、水平同期タイミング制御回
路１３４においては、第８図にタイムチーｒ　　）を示
したようにＣ３ｌＩ　＝″′１”となるとカウンター８
７がカウントを始め、このカウンター８７の゛ゝ４８″
カウント出力（ＡＮＤゲート１９ｏの出力）はシフトレ
ジスター９１に導かれ、ＡＮＤＮ−ダート２全通して幅
検出／ｊ　＃　ス（Ｈ８’′）１３２が得られる。Ｈ８
’信号が得られるとＲ８７！／ツグ７０ツグ１９３がセ
ットされ、そのす出力１９５によυゲート１８８を通し
てカウンター８７のリセット信号１８９が強制的″′０
″とされる。

ＯＲゲート１９６は水平同期タイミング制御用力を得る
ケ゛−トで、カウント１８７のカウント値がＩＩ　４８
１ｚ〜”　１２８　”の間ＩＩ　Ｉ　ＩＴを出力する〇
今、ケ゛−ト１９６の出力が１”の期間にＣ８Ｈ信号が
立ち下る（画イキ号１２８が立ち上る）と、ＮＡＮＤゲ
ート１９７の出力１３６に第８図にＲＳ　４　Ｒで示し
た波形が得られ、Ｒ８４百信号１３６の立ち下シがＣ８
Ｈ信号の立ち下シのタイミングを与えることがわかる。

ＮＡＮＤゲート１９４はカウンタ１８７０カウント値が
°′２３９”のときフリラグフロツノ１９ノのＱ出力１
９５を反転させる。これによυＨ８’（ｉ４号１３２が
出力された後、’２４０”−”４８”＝”１９２”　（
φ単位）の間はカウンタ１８７がＣ８Ｈ信号入力を受は
付けないよう動作する。ＡＮＤゲート１３２−２はＣ１
８・Ｒ８４Ｑ　（後述する）の論理出力を１３２−１と
して出力する。

Ｈ８′信号３２は水平同期周期性・連続性検出回路系１
２１に導かれる。この検出回路糸１２１の説明の前に本
実施例のデジタルＴＶ受像機のＮＴＳＣ、ＰＡＬの各々
の（ｉ号受信時における水平周波数の対応範囲、及び周
期側カウンタ１４１の動作について述べる。

放送波て定義されるＮＴＳＣ（ｉｔ号は４／　　＝９１
０／Ｈｅ（ｆＨ；水子周波数、ｆｓｅ；カラーサブキャリア周波
で４　ｆ　　＝　１４．３　ＭＨｚ　）である。

Ｃ一方、４／、ｃ＃９１０／Ｈのような信号も、一部のカ
ラーバー信号発生器、ビデオゲーム等に存在している。

すなわち、カラーサブキャリア周波数ｆｇｃと水平周波
数へとの間に何の関係もない信号が存在する。今、実用
上問題のないよう水平周波数の対応範囲を石、＝１５．
７３±０．５　ｋＨｚとすると、この範囲に相当する１
水平期間内にカウンタ１８７でサンプルクロックφ、　
（＝４ｆ８ｅ）が’　８８０　”〜”９４４”カウント
され得ることになる。

ＰＡＬの場合は、’　ｆｍ　ｃ　ζｉ　１３５ｆＨ（４
／ｓ　ｃ””ｔ　１７−７３ＭＨｚ　）であり、同様に
ｆＨ＝１５．６２５　ｋＨｚ士０．５ｋＨｚとすると、
１水平期間にカウント可能なφの数は、”　１０９９　
”〜″’１１７３”ということになる。水平同期信号の
周期性検出は上述の水平周波数対応範囲をカバーしなけ
れはならない。このため周期性を検出する第７図の周期
検出カウンタ１４１（２Ｊ　ｓ）は、φを基準として１
水平期間カウント可能なカウンタであり、１１段構成と
なる。

カウンター３はＨ信号１３２の到来時、ＮＴＳＣで’　
１４４　”カウントに、ＰＡＬで６４”カウントにプリ
セットされることによシ、周期性検出のタイミングが谷
筋に取れるようになっておυ、同時にこのようなプリセ
ットによυ後述するように第１図の水平カウントダウン
回路３２０回路構成も簡単化する仁とができる。

第９図にＨ′信号１３２と水平周期対応範囲を示すケ゛
−ト信号（ＨＭＲ）及びカウンタ２１３のカウント値の
関係を示す。図のように剪定周期で、かつ連続的に得ら
れるＨｓ′信号１３２のみが水平同期検出信号Ｈ８＝　
Ｈ，ｌ・ＨＭ、８Ｒで示す積論理で得られる。５Ｒ６Ｑ
ｌｒＪ、このＩ−Ｔ　信号１３９とφ８をシフトクロッ
クとして蓄積するシフトレジスタ２１５の出力を示す。

第９図中９−１゜９−２はカウンタ２１３のＮＴＳＣ、
ＰＡＬの各信号受信時におけるカウント状態を示す。

第１０図にＨ，／信号１３２の同期性・連続性を検出す
るタイムチャートラ示す。ＨＭ　　ｉＮ信号はＮ’ｒＳ
Ｃ信号受信時は１０−１で示すようにカウンタ２１３の
°’１０２４　’″カウント立ち上り、１１′４ｇ号の
立ち下ｐに回期して立ち下る。また、１０−３で示すよ
うにＨ′信号か欠落うると、ＨＭ　　Ｒ信号は’１０８
８”カウントで立ち下り、Ｒカウンタ２１３は”　ｌ　４４”カウントにプリセット
されたまま、次のＨ′信号の到来を待つ。１０−４で示
すように再ひＨ８′信号が得られると、１０−５で示す
Ｈ１］′侶号からＨ８信号が得られる。ＰＡＬ信！号受信時も基本的動作は同じである。第１０図で示した
ように水平同期検出信号Ｈ８は、外乱に強いＳｌ精度な
信号として得られることが理解されよう。

第７図において、ＯＲゲート２０７の１Ｌ力としてＨＭ
、ｓＲ倍信号得られ、ＡＮＤゲート２０８の出力として
１１傷号１３９が得られる。ＨＩ信号１３２の反転でリ
セットされ、ＮＯＲゲート２１１の出力でセットされる
ＲＳフリップフロップ２１２のＱ出力がＨ８′信号欠落
時の制御信号（第１０図のＲ８３Ｑ　）を与える。カウ
ンタ２１３のｆ　リセット信号はＯＲゲート２０４の出
力２０３として得られる。ＮＴＳＣ信号に制御されるグ
リセノドデータ発生回路２０１は、上記したようにＮＴ
ＳＣ信号受信時Ｖこ′１４４”カウントに相当するデジ
タル値”０００１００１００００”を発生し、ＰＡＬ信
号受信時に６４”カウントに相当するデジタル値”００
００１００００００”をそれぞれ発生する。

Ｈ信号１３９はシフトレジスタ２１５に導かれる。この
シフトレジスタ２１５のＱ１ｔｉ３力１４７はカウント
２１３の１１ビツト出力２１４をラッテ２１６にランチ
するタイミングを与える。ラッテ２１６の出力１４９は
ラッテ２１７に導かれる。これら２段のラッチ２１６．
２１７は第１の水平周期メモリ回路１４４を構成してお
シ、カウンタ２１３からの２周期分のデータを記憶して
いる。ラッチ２１６．２１７の値の差を検出するのが差
検出回路１４８として減對器２１９であり、差出力２２
０を判定回路１５１に出力する。

判定回路１５１においては、差出力２２０の１１ビツト
のデータのうち」三位９ビット’ｉ　ＮＡＮＤケ゛−）
　２２　ＪとＡＮＤゲート２２２に入力し、ダー　ト　
２２１．２２２　　の出　力１０１ｔ　　ケ”　−）　
　２２　　ｓに入力して、出力としてＤＣＫ　４Ｈ号１
５２を得る。

即ち、ラッチ２１６の出力１４９とラッチ２１７の出力
２１８の差が士ＩＮ　３３１以内であればＤＣＫ倍号１
５２は１″となる。１１８信号１３９、ラッチ２１６の
出力１４９、ＤＣＫ信号１５２、シフトレジスタ２１５
の出力１４７は第１図の水平カウントダウン回路３２に
導かれる。

第１１図にバーストフラッグ・ＰＬＬ・フランジ用りイ
ミング発生回路系°１２２のよυ具体的な構成を示す。

Ｉ（、信号１３！Ｊの反転１言号２３２はＲＳＳフリッ
プフロツノ２３４セットし、Ｒ８４π信号１３６はこの
ノリツブフロップ２３４をリセットする。フリップフロ
ップ２３４のｄ出力２３５は水平同期信号の立ち下υ（
後縁）に同期して立ち上る信号であり、シフトレジスタ
２３６に導かれる。シフトレジスタ２３６のＱ１出力１
５４は１段構成のカウンタ（ノリツブフロップ）２３７
に導かれる。今、シフトレジスタのＱ１出力１５４が′
０″＋″１”になると、カウンタ２３７のＱ４１出力１
５７は“Ｏ”となり、これによシカウンタ２３８はリセ
ット状態が解除されカウントを開始する。カウンタ２３
８は６段のもので、出力Ｑｓｅ　＋Ｑｓ　ｓ　＋Ｑｓ　
ｓの論理でＮＡＮＤゲート２３９を介して自己リセット
がかかるようになっている。

タイミング発生回路１６０の動作を第１２図に示す。第
１２図では、ＣＨ８信号（第７図のＬＰＦ　Ｊ　２７の
出力）　、　ＨＢ情信号３９．φ８．シフトレジスタ２
３６のＱｌ出力１５４．カウンタ２３７のＱ４１出力１
５７．カウンタ２３８のＱ３１１Ｑ３２　・・・Ｑ３６
　　出力に対応させて、カウンタ２３８のカウント値と
共に各種のタイミング信号を示した。これらのタイミン
グ信号人、出力２ｇ＋１６３，１６４ｒｌ（ｉ５．１６
６．１６７゜１６８．１６９．　　１　５７　　　、　
　２３０　　．１６１．１６２については後述のクラン
プ回路、　ＰＬＬ制御回路の詳細な説明において適宜説
明する。

（ベデステルクランプ回路）第１図のベデステルクランプ回路１９は、第４図４−２
の波形で示したように、到来するＤＶＳ　信号１ノのベ
テスク／ｌ／Ｌ／　ヘ＃（５（ＰＤＬ）　３−４１°０
０１０１１１１”の値にクランプする回路である。

第１３図にペデスタルクランプ回路１９の具体的回路図
を示す。図中Ｈ８Ｄ信号２８０は、Ｈ８信号１３９が得
られていると′１″となる同期検出状態を示す信号であ
シ、同期検出判定回路２８５に入力される。今、Ｈ８Ｄ
　＝　”　０　”即ち、同期検出が行われていない状態
であると、ペデスタルフラングをかけるべきタイミング
情報（例えばＲＦＰ　２　Ｂ　）を得ることができない
ため、まず同期信号部分を切出す必要がある。このため
Ｈ８Ｄ信号２８０が１”→″０”となると、シフトレジ
スタ２８４でＨ８Ｄ　（ｉ号２８０の立ち下りを検出し
、この検出信号２７６（ケゞ−ト２７５の出力）で、ク
ランプ電圧をデジタル量として丙己憶しているラッチ２
７２をリセットする。ラッチ２７２の出力２０かオール
”０″となると、クランプ電圧（第１図のＤＡＣ２１の
出力２２）はＯｖとなり、クランプ制御系は初期状態に
設定される。

一般的にビデオ信号入力が存在すると、初期設定時にお
けるＡＤＣのダイナミックレンジとイ言号の関係は、第
４図に４−１で示したようになりでいる。第１３図にお
いてＤＶＳ信号１１である８ピノトイｇ号のオア論理を
とるケ”−ト２５２の出力は、ＡＤＣ１０のダイナミッ
クレンジのＬＳＢ側端を入力信号が横切った期間のみ、
つまりＤＶＳイ言号１ノがオールｅ′０＃となりたとき
′Ｏ”となる。このダート２５２の出力は８段構成のシ
フトレジスタ２５３に導かれている。

シフトレジスタ２５３の全ての出力を入力するとするＮ
ＯＲケ゛−ト２５４の出力２５５には、ゲート２５２の
出力をＬＰＦを通した信号に相当する１６号が１″とし
て得られる。これらのゲート２５２、シフルノスタ２５
３、ケゝ−ト２５４によシＤＶＳ信号１ノのレベル検出
回路２８１が構成される。この検出回路２８１の出力信
号２５５の立ち上９タイミングｆ：ＮＡＮＩ）り−１−
２５６で検出し、ｔｔ　Ｓフリップフロツノ２５７をセ
ントする。このノリツブフロップ２５７のＱ出力２５８
は、１０ビツトのデータセレタク２６９０Ｂ入力に導か
れている。なお、プ″−タセレクタ２６９のＢ入力ｒ−
夕はこの時、図示しないエンコーダによｐＭｓＢ側から
°’１１１１１１１０００”に変換されて入力されるも
のとする。データセレクタ２６９の１０ビツト出力２７
０とラッチ２７２の１２ビツト出力２７３ケよ、ＬＳＢ
を一致させて減算器２７１で差を取られる。その差信号
かシフトレジスタ２６３のＱ３出力のタイミング（ｈＮ
Ｄｒ−）、？７Ｂの出力タイミング）で再びラッチ２７
２に書き込まれる。

上記した動作を繰り返すことにより、クランルベルは■
■８侶号信号９が得られるまで上昇する。Ｈ８信号１３
９が得られると、Ｈ８Ｄ二″′１″となり同期検出状態
となる。）ｉｓＤ−”　１　’の時、切換回路２８３を
構成するデータセレクタ２６９の出力２７０にはＡ信号
２６８が導かれ、ペデスタルクランプモードとなる。Ｄ
ＶＳ信号１１は減算器２５０で（ＰＤＬ）　２５１″′
００１０１１１１”の分だけ減算される。減算器２５０
の出力のサイン（８ｇｎ）ピットは、ＤＶＣ８信号２８
６として後述するＰＬＬ制御回路に導かれる。また、減
算器２５０の８ｇｎビットを含む８ビツト出力ｔよラッ
テ２６３に導かれ、第１１図にνけるカラ／り２３８か
らの第１２図に示したｉφ８周期であるＱａ＋出力２３
０でサンプリング垢れる。

加算器２６５、ラッチ２６６はデジタル型の積分回路２
８２を構成している。積分回数はラッテ２６６のφ人力
１６３で決まる。第１２図に示したようなカラーバース
ト期間の積分を行うため、この積分回数は１２回とする
。ラッテ２６６の出力２６７のうち、下位２ビツトを切
捨てた１０ビツト出力２６８がデータセレクタ２６９の
八人力に導かれる。

なお、加算器２６５のＣ８入力は第１１図におけるカウ
ンタ２３８からのＱ１１２出力２４１が導かれてウメ信
号リング伯号となっており、これによりクランプの精度
を向上さ姓ている。上述した１２回の積分が終了すると
、ラッチ２６６にはタイミング発生回路１６０からのＬ
２Ｒ信号１６４のタイミングでリセットがかかる。

減算器２７１、ラッチ２７２もまた積分回路２８４′ｌ
ｃ構成しており、減算器２７１の入力２７０かメール゛
°０″となるようＶこ積分がくシ返され、これによｋ）
ペデスタルレベルが安定する。なお、タイミング発生回
路１６０からのＬ１２φ信号１６９及びゲート２７８の
出力はラッチ２７２のクロックを与える信号２７９とな
り、その反転出力２０−１はフランジ用ＤＡＣ，？Ｚの
デークラッチのクロックに使用される（第１図では省略
）。

（ＰＬＬ制御回路）ＰＬＬ制御回路２３の原理的な栴成例については米国特
許第４２９１３３２３０明細書に述べられているため、
ここではＰＬＬ制御回路２３についてはその具体的回路
構成及び特徴について述べる。

第１４図はＰＬＬ制御回路２３の概略構成を示すブロッ
ク図である。誤差検出回路３００はタイミング信号であ
るＬ７φ信号１６２．Ｌ２Ｒ情号１６４、Ｌ６Ｒ信号１
６５に制御されて、ＤＶＳ信号１ノに関しの積分演算を行う。なお、Ｐ４ｊのサンプリング点につ
いては第５図のカラーバースト＆形５−１上に示す。第
５図で５−２は、演算を行う期間（バースト期間）を示
しており、本実施例に関してはに＝６として使用した。

即ち、６バ一スト期間につき上記（１）式の積分演算を
行うことになる。

第５図に示したようにカラーバーストの位相に対して目
標とするサンプリング位相を０とすると、誤差１８号はとなる。（２）式の誤差演！１．を行うのが誤差演算回
路３０２でおり、その演）１．出力３０３は誤差積分回
路３０４に導かれる。誤差積分回路３０４の出力２４は
ＤＡＣＪ　６に導〃）れ、これによってＰＬＬがかかる
ことになる。（２）式よりθの値（実際は一〇〇値）を
可変とすることにより、′１．意のサンプリング位相を
得ることができる。なお、色相のコントロールシよ、こ
の−〇の値を可変とすることによりイ■９゜即ち、色相
コントロールデータ発生回路３０６はコントロール信号
４９を受けると、予め足められているコントロールデー
タに従ったＩＭθの値を選ひ出し、その値を示す信号３
０６を誤差演１す５回路３０２に出力する。

一方、前記（１）式の積分演算結果、っまシ誤差検出回
路３００の出力３０ノの８ｇｎビットは基準サンプリン
グ位相検出ケ゛−ト回路３１４に導かれ、ここで基準と
なるサンプリング位相を寿える基準位相パルス３１５が
生成される。この基準位相パルス３１５は連続的に基準
パルス奮発生ずる基準／Ｅルス発生回路３１６に導かれ
、基準位相、つまり　ＮＴＳＣの場合でＩ軸、　ＰＡＬ
の場合でＵＮをそれぞれ示すφ。信号２６が基準パルス
として得られる。なお、ＰＡＬについては基準位相とし
てＵ軸を得ると共に、ＰＡＬアイデント信号を必要とす
る。

１ビット侶号からなるＤＶＳＣ信号２８６はバースト検
波積分回路３０８に尋かれ、カラーバーストの６周期期
間、φ。信号２６でサンプリングされるとともに、その
サンプリング結果が積分される。積分結果３０８はＰＡ
Ｌアイデント伯号信号定性を得るための時定数回路（積
分回路に等しい）３１０に導かれる。この時定数回路３
１０の出力３１１とＰＩＤ信号２５及びタイミング信号
であるＬ１２φ信号１６９により、ＰＡＬアイデント判
定判定ケト回路３１２でＰＡＬアイゾツトが所定の関係
を満しているか否かが利足され、所定の関係にない場合
は、リセッＨδ号３１３が出力される。ＰＡＬアイテ゛
ン）％主回路３０７は、ｆＨＦＢは号１８を人力とする
１段のカウンタで、そのカウント出力としてＰＩＤ信号
を得る。リセット信号３１３（よこのカウンタのリセッ
ト端子に入力されている。前記基準サンプリング位相は
、ＰＡＬにおいてはＵ軸挿ち、ＰＩＤ信号２５に従って
バースト位相に対して±４５゜の位相となる。

第１５図にＰＬＬ制御回路２３のよシ具体的な回路構成
を示す。ＤＶＳ信号１）はラッチ３２０に尋かれる。ラ
ッテ３２０のリセット１６号はＬ６Ｒ情号１６５である
。ラッチ３２０の出力３２１は減算器３２２に′４かれ
る。減算器３２２の出力３２３はラッチ３２４に導かれ
、ラッチ３２４の出力３２５はラッテ３２７ｖｃ専かれ
る。

ラッチ３２７の出力３２８は１２ビツトから成シ、減算
器３２２の一方の入力となる。この出力３２８のＭＳＢ
　ｌｉｄから８ビット分の出力３３０が誤差演算回路３
０２に導かれる。ラッチ３２０の１２ビツト出力３２５
もまた誤差演算回路３０２に導かれる。

Ｌ２Ｒ信号１６４　、　Ｌ７φ信号１６２は誤差演算回
路３０２を制御する信号であシ、（１）式で示した積分
演算結果においてラッテ３２４の出力出力に　Σ（Ｐ４
ｊ−１−Ｐ４ｊ−３）の値がそれぞれｊ＝１来るようラッテｓ；２ｔ、ａ２ｖを制御する。積分結果
のデータのうちの゛す゛インピット３２６゜３２９　ｉ
、ｉ、基準ザングリング位相検出ケ゛−ト回路３１４に
導かれる。

今、ＮＴＳＣでθ＝３３°とするとＱ軸（Ｑ−軸）が検
出でき、まｆＣ，ＰＡＬでθ＝±４５°とするとＰＩＤ
伯号信号御されＵ軸が検出できる。

第１５図中、ＡＮＤゲート３３８がＱ４１］検出用ダー
トであり、ＡＮＤダート３３９，３４０がＵ軸検出用ケ
゛−トである。各ケ゛−ト３３８〜３４０の出力はＯＲ
ケ゛−）　３４７に導かれる。ＯＲケ゛−ト３４１の出
力３１５は基準ノ９ルス発生回路３１６に導かれる。シ
フトレジスタ３５４は基準軸検出用であシ、そのＱ１出
力３５５がカウンタ３５６をリセットする。カウンタ３
５６のＱｅｚ　ｌＪｊ力３５７はシフトレジスタ３５８
に入力され、φ８クロックで同期化されてシフトレジス
タ３５８のＱ１出力よりφｃ（ｆｆｉ号２６として得ら
れる。このφＣ信号２６の立ち土シタイミングがＱ−１
１’ｌｌ＋を７」＜すことになる。第１６図にＬ７φ信
号１　６　２　　＊　　Ｌ６　　Ｒイ呂　号　１　６　
ｓ　　、　　５Ｒ９Ｒイ呂＋−，１６７。

シフトレジスタ３５４０人力３１５およびそのＱｌ出力
ａｓｓ、Ｑａｌｒカウンタ３５６のＱ６２出力３５７．
φおよび第１１図のフリッグフロノｆＲ８５１のＱ出力
の各波形を示した。

色相コントロールは２ビツトステツプとした。

コントロールデータ４９１ｄ　５”−クデコー７ａ３ａ
てデコードされ、エンコーダＲＯＭ　３３５でエンコー
ドされる。ＮＴＳＣの場合、コントロールデーり４９が
００”の時θの値を３３°（中心値）に、”０１”１７
）時θ＝２７°ＶＣ，１０”の時θ＝３７°に、１１°
′の時θ＝４１°に選ぶことにすると、−３３°はＳｇ
ｎ　ｆ含む６ビツトで近似すれば鋤３３°−″’０１０
１０１″とエンコードされ、同様に切ｎ２７℃”０１０
０００”、ｔｕ３７°＝”０１１０００”、−４１°−
’０１１１００”とエンコードされる。

ＰＡＬの場合はＰＩＤ信号２５によシェフコード値が制
御される。ＰＡＬの時、コントロールｒ　−タ゛’　ｏ
　ｏ　”はθ＝±４５°となり、エンコード出力はＳｇ
ｎ　ｔｌ″含む７ビツトで近イ以しＰＩＤ　＝　”　１
　”の時、”０１１１１１１”をエンコード出力として
得、ＰＩＤ＝”　０　”　（以下単にゴ吊という）の時
、”　１００００　Ｕ　Ｏ”を得る。コントロールデー
タ″０１”の時θ＝ＰＩＤＴ：”０１１００００”を、
画で”１００００００＃を得る。コントロールデータ″
１０”の時ＰＩＤで０１１１１１１”を、ＰＩＤで”　
１１１００００　”を得る。コントロールデータ１゛１
１”の時ＰＩＤで”　０１１１１１”を爾で’１１００
０００’″を得る。

このように、色相コントロールに関しては、ＮＴＳＣ信
号及びＰＩＤ信号２５に従って所定のエンコー　ド出力
（エンコーダ３３５の出力）３３６が得られる。エンコ
ーダ３３５の出力３３６は一〇の値を示し、誤羨演算回
路３０２に導かれる。

誤差積分回路、　３０２はラッテ３２４の出力３２５と
エンコーダ３３５０出力３３６とを乗算する乗算器３３
２と、この来獅、器３３２の出力３３７とラッチ３２７
の出力３３０とｒ加算する加算器３６ノとより成る。タ
イミング信号（φ、ｎφ）１６８は乗算沿３３２０乗葬
タイミングを与える。加詩４器３３１の出力３４３は誤
差積分回路３０４における加刻、器３４４に入力される
。加初、器３４４の他の入力は、ラッチ３５１の出力３
５２である。加算器３４４の出力３４６はラッチ３５ノ
に導かれている。Ｌ１２φ信号はラッチ３５１のラッチ
タイミングを与えると共にＡＮＤゲート３４８．３４７
に導かれ、オーバーフロー　、アンダースローの検出タ
イミングに使用される。

これら加ｑ器３４４．ラッテ３５Ｊ　、　ＡＮＤグー　
１−３４７　、　Ｊ　４　ｇで誤差積分回路３０４を構
成している。ラッチ３５ノは１３ビツト構成であり、Ｍ
ＳＢ側浄ら９ビツトの出力２４が第１図のＰＬＬ　Ｊ１
］ＤＡＣ１６に尋かれる。

上述したようにダート３４８はオーツマーフロー検ＪＪ
ｊケ゛−トで、出力３４９がｌ　ｊＦの時ラッチ３５１
′ｆｆニブリセツトし、その出力音メー−ルＩＩ　Ｉ　
ＩＩとする。ケ゛−ト３４７はアンダーフロー検出ゲー
トで、出力３５０が１″の時ラッチ３５ノをリセットし
、その出力をオール“０″とする。なお、加算器３４４
の出力３５３はオーバーフローの出力を示している。

第１５図中において、ｐＶｃｓ信号２８６は力ｌ兵器３
６１に導かれてお９、加算器３６ノの出力３６２はラッ
チ３６３に導かれる。ＡＮＤゲート３５９はＰＡＬ時の
Ｕ軸横波位相信号３６０を出力し、ラッチ３６３にクロ
ックとして与える。

これらのダート、１５９　、加算器３６ノ、ラッチ３６
３でバースト検波積分回路３０８を構成する。この積分
回路３０１１の８ｇｎ出力３６５は時定数回路３１０に
導かれ、さらに積分される。

時定数回路３１０は加算器３６６とこの加算器、Ｖ　６
６の８ｇｎ出力３６８およびこれ以外の５ビツトの出力
３６７葡ラツテするラッテ３７１゜３７２を主体として
構成されている。

な　お、　ＡＮＤ　　り−ト３　７　３　　、　　ＮＯ
Ｒグー　ト　３７４は各々メーパーフロー、アンダーフ
ロー検出用であり、恢出タイミング信号はφｎ１φ信号
１６８である。ラッチ３７１の出力３７７はＰＡ、Ｌア
イデント判定ダート回路３７９に専かれる。今、ＰＡＬ
アイデント発生発生力ウンタ３８０のＱ７１１１３力３
８１がＩＩ　１”で、ラッ”）−３７１の出力３７７か
ＩＩ　Ｉ”でりると、ＬＩ２φ信号１６９のタイミング
でカウンタ３８０がリセット信号３１３によりリセット
され、Ｕ軸横波とＰＡＬアイデントを所定の条件に引き
もどす。そしてカウンタ３８０のＱ７１出力にＰＩＤ信
号２５が得られる。

（水平カウントダウン回路）第１図における水平カウントダウン回路３２の詳細なブ
ロック図を第１７図に示す。水平カウントダウン回路３
２は４つの大きなブロック４６１．４６２．４６３．４
６４から構成される。連続性および周期性が検出された
第６図の周期メモリ回路１４４の出カＬ４ｏｕｔ信号１
４９及びタイミング信号１４７２判定回路１５１のＤＣ
Ｋ出力１５２から、到来する水平同期信号の周期を記憶
するのが第２の水平周期メモリ回路４６ノである。また
、こうして記憶部れた水平周期データ４２４を入力とし
て、到来する水平周波数ｆＨとφ３の関係を検出し、水
平標準モードを示すＨＭＯＤ信号４００を判定するのが
水平標準モード検出回路４６４である。ＨＭＯＤ伯号４
信号は第１図に示したようにＹ−Ｃ分離回路３８に導か
れており、ＨＭＯＤ　＝″１″の時、周知のようにＹ−
Ｃ分離回路３８はライン相関をオリ用してＹ、Ｃ両信号
の分離を行う（これはコムフィルタとじて周知である）
。

一方、ＨＭＯＤ　＝　”　Ｏ”ノ場合はＹ、Ｃ分離をラ
イン相関を用いて行うと、場合によっては分離が非常に
悪くなる（ＩＨ遅処線上のサンプル点がお互いに画面上
ではなれている場合）ため、Ｙ。

Ｃ分離は周知の水平力向のサンフ０ル点同士を使ったＢ
ＰＦによシ行う。このようにＩＷＯＤ信号４００はｙ−
Ｃ分離回路３８の動作を切換える働きをする。

水平周期メモリ回路４６１の出力４２４は水平同期再生
回路４６２に導かれ、この再生回路４６２によって水平
トライブイば号（Ｊ’ｎｎ　ｏｕｔ　）３４を得る。ｆ
ＨＦ１１信号１８と到来するＩ−１，、信号１３９０位
相を比較し、所定の位相関係に匁い場合、水平同期当主
回路４６２にイハ号４５８を出力して、位相を引込むた
めの回路が水平位相検出回路４６３である。

以下、第１７図の各フ゛ロック４６１，４６２゜４６３
．４６４′ｆ：さらに詳しく説明する。

（ハ）水平周期メモリ回路４６ノＬ４０ｕｔ信号ノ４９は減算器４θ１に導がｈる。

一方、第６図のラッチパルス発生回路１４６がらのＳＲ
６Ｑ４ｏｕｔ　＜ｇ号１４７は水平周ルｊメモリタイミ
ング発生回路４０８に導かれ、この回路４０８で各禅の
タイミング１６号４０９，４１０゜４１１が発生される
。これらのタイミング信号４０９．４１０，４１１は第
６図の判定回路１５１よりのＩ）ＣＫ信号１５２によシ
制御される。

減算器４０１の出力４０２は差分侠出ゲート回路４０５
に入力され、その差分値が検出脇れる。

このゲート回路４０５は差分値の大きさによ広時定数切
換回路４０３薦制御信号発生ダート回路４１７に制御１
５号４０３−１．４０７ｆ：供給し、また差分値が零の
場合は加算器４１２にウォーブリング信号４０６を与え
る。時定数切換回路４０３は上記の差分値に従って系の
時定数を制御するよう動作する。時定数切換回路４０３
の出力４０４は、加算器４１２に導かノＬる。加算器４
１２の他の入力はＭＳＢ　ｉｉｔ：ｊの１１ヒツトから
成る１６ビツトであり、水平周期値メモリ回路４２１の
出力４２４と、水平周期補正メモリ回路４２２の１６ビ
ツトのうちＬＳＢ側５ビットの出力４２３とからなる信
号４２５である。加算器４１２の出力１６ビツトノうち
ＭＳＢ狽１１１１ビットは、切換回路４１５に冶かれる
。切換回路４１５の他の人力には標準水平周期発生回路
４２６の出力４２７が導かれている。水平周期値が所定
の条件を満す値で〃い場合（例えはｐｏｗｅｒ　ＯＮ時
）、水平周期が具常でちることを異′帛値検出ダート回
路４３１で検出し、水平Ｊｊｉ１期値プリセット回路４
３３に検１ｔ、ｌ　（ＦＴ号４３２を送る。

水平周期値プリセット回路４２Ｊ　ｌ可信号４３２と共
にＨ８Ｄ信号２８０が入力されることによって、制御信
号発生ケ゛−ト回路４１７に信号４３４を供給する。こ
れによシグート回路４１７は水平同期値メモリ回路４２
１にプリセットタイミング信号４１９を供給するととも
に、切換回路４１５に切換信号４２０を供給し、切換回
路４１５を通し又メモリ回路４２）を信号４２７で与え
られる標準水平周期値にプリセットする。

第１８図に水平周期メモリ回路４６１の具体的回路構成
を示す。第１８図において、水平周期メモリタイミング
発生回路４０８は６段構成のシフトレジスタ４８４．Ａ
ＮＤ’ｙ’−）４８５゜ＲＳフリップフロッグ４９１か
ら構成されている。第２３図には各タイミング信号のタ
イムチャートを示した。

第２３図よシ理解できるように、ケ゛−ト４８５はＤＣ
Ｋ信号１５２が１″の時、自己リセットイ言号４Ｂ７′
ｆｔ出し、シフトレジスタ４８４のＱ３以降の出力は出
ないことになる。即ち、差検出がφ８で十パ３”以上の
値であると周期メモリは例の動作も行わず、前の状態を
保つことを示している。

減算器４０１の出力は８ビツトが有効ビット長となって
おり、その８ビツトの信号４７４はデータセレクタ４７
５のＢ入力となる。一方、８ビツトの信号４７４のうち
、ＬＳＢ側３ビットの信号４７３はデータセレクタ４７
５の八人力となる。さらに、信号４７４のＭＳＢ側６ビ
ツトの信号４７２　、　ＬＳＢ側２ビットの信号４７ノ
は差分検出ダート回路４０５に導かれ、両者の差分つま
シ減算器４０ノの出力の大きさが検出される。差分検出
ダート回路４０５において、６人力ＡＮＤｒ−ト４７９
　、６人力Ｎ０Ｒｒ−）４８０の各出力は、ＯＲゲート
４８２に導かれる。ＯＲゲート４８２の出力４７８は差
分が士″３”以内の場合、ｔ（１７１となり、十パ３”
以上の値となると０″となる。

データセレクタ４７５の出力４０４は１１ビツト構成と
なっている。例えば減算器４０１の出力が士°゛２Ｈの
時、Ａ入力４７３には′０１０”が入力されており、Ｏ
Ｒダート４８２の出力４７８は°゛１″となる。この時
データセレクタ４７５　（Ｄ出力４０４　ｕＭｓＢ側か
ら”０００００００００１０”となる。一方、減算器４
０１の出力が十″′８″の時、Ｂ入力４７４には’　０
００００１００”が入力されており、ＯＲダート４８２
の出力４７８は°゛０″となる。この時データセレクタ
４７５の出力４０４は’０００００１０００００”とな
る。

即ち、差分（信号４７４）が大きいと後述する系の収束
を早めるべく時定数を小さくシ、差分が小さい場合は系
の安定度を確保するために時定数を太きくしている。従
って水平周期メモリ回路４６ノの収束は早く、シかも一
足の値まで収束すると時定数を大きくするため、水平周
期メモリ値が高性能に得られる。

データセレクタ４７５の出力４０４は加算器４１２に導
かれる。加算器４１２の他の入力は水平周値メモリ回路
４１２の１１ビツト出力４２４と、５ビツトニジなる水
平周期補正メモリ回路４２２の出力５１４，５１６とよ
り構成される１６ビツト信号４２５である。両人力４０
４．４２５はＬＳＢをそろえて加算される。

加算器４１２のウォーブリング入力４０６（加ａ、器Ｌ
ＳＢに１＃を加算する）は、差分検出ダート回路４０５
が零を検出した時、ＡＮＤケ゛−ト４８３の出力として
得られるものである。

１６ビツトからなる加算器４１２の出力４７６のうちＭ
ＳＢ側１１ビット５０８は、データセレクタ５０９のＢ
入力に導かれる。これに引続く３ビツト５０７は水平周
期補正メモリ回路４２２内のラッチ５１３に導かれ、ま
たＬＳＢ側２ピッ）　＋Ｊ、ラッチ５１５に導かれｔい
る。データセレクタ５０９のＡ入力４２７にｖｉ標準水
平周期のイ直が出力されでいる。即ち、Ｎ’ｌ’ＳＣで
”　１０５４　”の値”　］　ＯＯ００１１１１１０”
、ＰＡＬで”　１１９９”の値″１００１０１０１１．
１１”である。データセレクタ５０９の出力５１０はラ
ッチ５１２に褥かれる。

第１８図において水平周期値の異常を検出Ｊる異常値検
出り゛−ト回路４３１は予め定められた範囲内に周期値
があるか否かを判定するケ゛−ト回路で、ＮＴＳＣでは
、周期値が’　１０２４　”〜”　１０８８″′内にあ
るか否かを６人力ＡＮＩ）ダート５１７で検出する。Ｐ
ＡＬにおいては’１１６０”〜”１２２４”内にあるか
否かをＡＮ＋）り−４−５１９−１で検出ず６゜周期値
４２４がｐ）ｒ定の値にな、いとＮ０１Ｌり−１・５２
ノの出力５２２はＩＩ　ｌ　７１となり、ＯＲケゞ−ト
５０３に導かれる。ＯＲり゛−ト５０１の他方の入力は
ｌｌ５Ｄ信号２８０である。

シフトレジスタ５０３の入力５０２が＠″ｌ′″となる
と、ＡＮＤダート５０４の出力５０５が″′ｌ＃トナリ
、この出力５０５はデータセレクタ５０９を制御する。

ＡＮＤゲート５０ｏはこの時φクロツクを４９９を出力
する。このＡＮＤダート５００の出力４９９およびシフ
トレジスタ４８４のＱ５出力４９０は、ＯＲゲート４９
７に導がれる。０Ｒｒ−ト４９７の出力４９８はラッチ
５１２．５１３，５１５のクロック入力となる。

ケ”−ト５０４の出力５０５はまた、ラッチ５１３をり
七ッ卜すると共にＯＲケ゛−ト４９５を通してラッチ５
１５をりセットする。

信号４７７と７リツプフロツプ４９ノのＱ出力４９２は
ＡＮＤ　ｒ−ト４９４．ＯＲ’ｌ”−ト４９５を通して
ラッチ５１５をリセットする。第２４図に水平周期値プ
リセット回路のタイムチャートを示す。

（ｂ）　　水平標準モード検出回路４６４第１９図に水
平標準モード検出回路４６４の詳細な回路図を示す。第
１９図において、水平標準モード検出ケ゛−ト回路４２
８は、水平周期（（ｈメモリ回路４２〕の出力４２４の
値を検出し、標準モードと判断すると出力５５０に”１
”を出力する。

第２０図にＮＴＳＣ、ＰＡＬ　＠々に対する標準モード
を定義した図を示す。今、Ｎ＝ｙｕの値をｎ考えると、第２０図の５６０に示すようにＮの値が“、
Ｑ　０４”〜“９１６”となる入力に対してＩ欄ＯＤ＝
”Ｉ”　（標準モード入力を示す）とし、そそれ以外を
）ＩＭＯＤ　＝　”　Ｏ”とする。５６０は水平周期値
メモリ回路４２ノの出力を第１８図のラッチ５１２の出
力値で示したものである。すなわち、ラッチ５１２の出
力で見ると“１ｏ４８”〜”　１０６０″′がＨＭＯＤ
　＝“１″の範囲となる。５６２゜５６３は同様にＰＡ
Ｌについて示した。ＰＡＬの場合、ラッチ５１２の出力
で見ると”１１９２”〜″″１２０８″″となる入力に
対して）ＩＭＯＤ　＝　”　１″′となる。

第１９図においてゲート５４０，５４１゜５４２がＮＴ
ＳＣのｌ１Ｍ０Ｄを検出するためのものであシ、ダート
５４４，５４５，５４７はＰＡＬのＨＭＯＤを検出する
だめのものである。検出信号５５０はタイミング信号で
あるＳ　Ｔｌ　１２Ｑ６信号４９３とともにＡＮＤダー
ト５５１に入力され、カウンタ５５５をリセットすると
共にＲＳＳフリラグフロップ５５をセットする。また信
号５５０の反転信号は、信号４９３とともにＡＮＤダー
ト５５２に入力され、カウンタ５５５の入力信号となる
。ＲＳＳフリラグフロップ５５のリセットｉｔカウンタ
５５５の各人、出力の論理存（をとるＮＡＮＤゲート５
５６の出力５５７にょシ行われる。図示したように秋分
回路４３０は、ＨＭＯＤ　＝　”　Ｏ”となる入力に対
しては水平同期入力連続８個の積分が成立する必要があ
り、この積分によ、ｌ　ＨＭＯＤ信号４００の安定度を
向上している。このため結果的にはＹ−Ｃ分離の安定性
が確保される。

（ｃ）水平同期再生回路４６２第１７図において、水平同期再生回路４６２は基本的に
は、水平周期値Ｌ１ｇ出力４２４に従って、水平同期Ｇ
Ｊ号を再生する水平同期カウンタ回路４４５を動作させ
、所定のｆＨＤ　Ｏｕｔ信号３４を得るものである。

第２１図に水平同期再生回路４６２の具体的回路構成を
示す。水平カウンタプリセット値演算回路４３５にｆｉ
第１８図のラッチ５１２の出力４２４と、水平カウンタ
制御量エンコーダ回路４５９の出力４６０が導かれ、加
算器５７０−１で加算される。エンコーダ回路４９５の
出力４６０は水平カウンタのカウント数を制御して水平
位相を引き込むだめのデータであり、１（Ｓ信号１３９
とｆｕＦＢ信号１８の位相が一致しているとオール゛′
０”となる。１１ビツトからなる加算器５７０−１出力
はラッチ５７０−２に導かれ、φ８侶号に位相同期させ
られる。ラッチ５７０−２の出力４３６は１１ビツトの
比較器５７１からなる一致検出回路４３７に導かれる。

比較器５７）の他の入力は、水平カウンタ５７２の出力
１１ビツトである。比較器５７１の一致出力４３８はカ
ウンタ５７２のプリセット端子ＰＴに与えられると同時
に、水平ドライブパルス発生回路４３９内のシフトレジ
スタ５７６に導かれる。シフトレジスタ５７６のＱｌ　
出力５７７はＲＳフリップフロップ５７８をセットする
。

シフトレジスタ５７６のＱ１出力４４ノはカウンタ５７
２にプリセットがかかったという情報を示す信号で、水
平位相検出回路４６３に導かれる。

水平カウンタ５７２けＺＦＩＤｏｕｔ信号３４用のカウ
ンタで、φ８をクロック入力とする１１段のカウンタに
よシ構成されている。このカウンタ５７２のプリセット
データはＮＴＳＣの場合、カウント値にして１４５”と
なυ、ＰＡＬ−ｃ”６５”であり、これらはノリセット
データ発生回路５７４より与えられる。このプリセット
値は、第７図の水平周期検出カウンタ２１３のプリセッ
ト値よりｌカウント進んだ値を使用している。

そして５７３０カウント値はＡＮＤゲート５７３を通し
てＴｉｃ信号４４７として取出される。

水平ドライブ／ｆルス発生回路４３９内（ｒ）Ｒｓフリ
ッゾフロッグ５７８のリセット信号はり、＋−ト５７９
，５８０，５８１によシ得られる。フリップフロップ５
７８の出力にｆＩ（。信号４４０が祠られる。ｆＨＤ信
号４４θはφ８クロック単位で制御されたドライブパル
スである。

第２５図に比較器５７）の出力４４５、シフトレジスタ
５７６のＱｌ出力４４ノ、ｆＨＤ信号４４０１及びＮＴ
ＳＣ、ＰＡＬにおけるカウンタ５７２のカウント値を示
した。

第２６図Ｋｉｄ一般的なｆＨＤ信号４４０　ＪＨｖｎ信
号１　Ｂ　ｒ　ＴＨ（（８号４４７．およびＮＴＳＣ、
ＰＡＬにおけるカウンタ５７２のカウント値の概要と位
相関係を示した。同図よυＴＨＣ佃号４信号の立ち上シ
タイミングである８３２カウントは、ｆｎｙｎ信号１８
の１周期のほぼ中間に位置していることが理解できる。

第１８図の水平周期補正メモリ回路４２２の５ビツト出
力（ＭＳＢ側３ビットｓ　７４　、　ＬＳＢ側２ビット
５１６）はデコーダ回路４４８に導かれる。

第２［Ｎ）１においてデコーダ回路４４８，５９０は５
ビット人力３２出力のデコーダで構成される。デコーダ
５９０は５ビツト入力が＠ｏｏｏｏｏ”の時、第１のデ
コード出力５８７が＠１＃となる。

また、”００００１″の時、第２のデコード出力５８８
が１１″。’１１１１１’の時最終デコード出力５８９
が１″となる。デコーダ５９０の出力５８１．５８８　
、・・・５８９は選択ダート回路４４４におけるＡＮＤ
ダート５８３，５８４−５８５の一方の入力となる。

ｆｌｌＤ信号４４０は６２個のインバータ列からなるタ
ップ付の水平ドライブパルス遅延回路４４２に入力され
ると同時に、ダート５８３に導かれる。遅延回路４４２
の６２個のインバータ列の総遅延量はφ８の１周期が望
ましく、吟φ８としてＮＴＳＣの場合を仮定すると総遅
延量が７０ｎｓｅｃとなυ、インバータ１段当シの遅延
ｌは約ＩｎＩＩｅｃ程度になる。遅延回路４４２からは
２つのインバータ毎に５８２．５８６のように出力線が
出され、各出力が選択ダート回路４４４におけるＡＮＤ
ダート５ｇ３，５８４．・・・５８５の一方の入力に島
えられる。ＡＮＤグー）　５８　Ｊ。

５８４、・・・５８５の計３２ビットの出力はＯＲり゛
−ト５８６に導かれ、ＯＲり゛−ト５８６の出力にｆＨ
Ｄ　ｏｕｔ信号３４がイｑられる。

このように、水子周期補正メモリ回路４２２の出力に従
っでｆ□Ｄ信号４４０を遅延さぜた出力を選択し、ｆ　
ＩＩ　Ｉ）Ｏｕ　を信号３４を得ている。この結果、ｆ
ＨＤｏｕｔ信号３４はφ８クロック単位よシさらに高精
度な分解能が得られることになる。

第２９図は、この効果をＴＶ画面上の具体的なパターン
に対応させて説明するための図である。第２９図（１１
）は本来画面上に映されるべき縦線を示す。同図（ｂ）
は上記水平周期補正を行わないでφ８単位にｆＩＩＤｏ
ｕｔ信号３４が出力される場合の縦線の表示例を示した
ものである。φ、（Ｎ−ｆｕ（即ちφ９と九の関係が整
数倍の関係にない場合、例えばＰＡＬの標準信号がイう
である）の時、本来表示されるべき縦線（図中破線）２
４？−４は実線で示したように表示され、２９−７゜２
９−２．２９−３の点で示したようにφ８周期の幅のギ
ヤを生じる。φ８周期はＰＡＬで約５６ｎｓｅｃである
ため、このギヤは肉眼で感知されてしまう。このギヤを
画面上で肉眼の検知限以下にしなければ高品位テレビジ
ョン受像機としては十分でない。

本実施例では、このギヤを十分検知限以下にもって行く
ため、上述したように第１８図における水平周期補正メ
モリ回路４４２の出力５１４゜５１６により第２１図に
おけるｆＨＤ信号４４０の遅延量を制御することにょυ
、水平同期再生の分解能をφ８単位以下にまで向上させ
ている。

この結果、第２９図（ｃ）に示すようにギヤ成分は同図
（ｂ）に示すものよシ理論的にはｌ／３２に減少し、実
用上全く問題とはならなくなる。

（ｄ）　　水平位相検出回路４６３第１７図において、水平位相検出回路４６３け、到来す
る水平同期信号（実際の信号としてはＩ（Ｓ信号Ｊ３９
）と、ｆＨＦＢ信号１８の位相関係を検出し、検出され
た位相情報に従って水平同期再生回路４６２を制御し、
結果的にＨ８信号１３９とｆｎ＋ｒＢ信号Ｊ８信号所定
の位相関係にするべく位相引込みを行うための回路であ
る。

この場合、位相の引込みは連続的に、しかも引込み時間
は早く行うよう構成されている。

第２２図に水平位相検出回路４６３の具体的回路構成を
示す。第２２図においてｆＨＦＢ信号１８はｆＨＦＢ検
出回路４５０のシフトレジスタ６００に導かれ、ＮＡＮ
Ｄゲート６０ノでその立ち土シが検出される。ｆＨＦＢ
（ｉ号１８の立ち上りが検出されると、その検出信号４
５１によシｆＨＦ　ＩＩタイミング発生カウンタ回路４
６３内のＲＳフリップフロップ６０３をセットする。フ
リップフロップ６０３のＱ出力６０４ｔｄ８段構成のカ
ウンタ６４１のプリセット端子に入力される。

カウンタ６４１のプリセット値はＮＴＳＣの場合″２０
″カウント、ＰＡＬの場合＠　ＯＩＩカカラトとなって
おシ、以下の比較パルスをＮＴＳＣ，ＰＡＬ共用として
いる。カウンタ６４）の出力６０５は比較パルス発生回
路４５４に導かれる。比較パルス発生回路４５４は到来
するＨ８信号１３９に対するｆＨＦＢ信号１８の名種タ
イミング信号（比較・２ルス）を発生する。比較・ぐル
スはＴＰＩ　。

ＴＰ２・・・ＴＰ６の６種類あシ、図示したようにダー
ト６０６，６０７，６０８，６０９．６ＪＯ。

６１ノ、およびＲＳフリップフロッゾ、６１８　。

６１９．６２０，６２１，６２２よシ作られる。

ダート６ノノの出力６１２がＴＰＩであシ、フリ、プフ
ロップ６１９の出力６２４がＴＰ２、フリップフロップ
６１８の出力６２３がＴＰ３、フリップフロップ６２０
の出力６２６がＴＩ’４、フリップフロップ６２２の出
力６２８がＴＰ５、フリップフロップ６２１の出力６２
７がＴＰ６である。

第２７図に位相が引込まれた状態のｆＨＦＢ信号１８、
カウンタプリセットタイミング６０４（ＣＴＲ９Ｐ　Ｔ
）、Ｈ８信号１３９、ＴＰＩ　、　ＴＰ２゜ＴＰ３　、
　ＴＰ４　、　ＴＰ５　、　ＴＰ６の各タイムチャート
をカウンタ６４ノのカウント値とともに示した。

第２７図中カウンタ（ＣＴＲ９）　ｅ　４７のカウンタ
値＠１０４”〜″１０８ｊ′はｆＨＦＢ信号１８のパル
ス“１”の期間のほぼ中間の値を取ったものであシ、こ
の位置にＨＳ信号１３９が引込まわることに々る。

比較パルスＴＰＩ　、　ＴＰ２は図示したように引込み
位置の両側に位置する・！ルスで、水平位相が少しずれ
ていることを検知するパルスである。

ＴＰ、？　ｌ　ＴＰ４１：　ｆ）ＩＦＢ　ｍ号ｐｚ　／
Ｌ、　ｙ、　”ｌ”（７）中Ｋ　６　ル図示したような
比較パルスで、引込み位置から約クロックφ８で６０個
程度ずれていることを検知するパルスである。ＴＰ５　
、　ＴＰ６は例えばＴＶのチャンネル切換等によシｆＩ
ＩＦＢ信号１８とＨＳ　（Ｍ号１３９の位相が大きくは
ずれていることを検知するパルスであわ、互いにＴＨｃ
信号（第２２図４４７）のタイミングで切換えられる。

第２２図において、比較パルスＴＰ７６１２　。

ＴＰ２６２４．ＴＰ２４２５１ＴＰ３６２３．ＴＰ４６
２６　、　ＴＰ５６２２　、　ＴＰ６６２７は位相比較
回路４５７に導かれ、Ｈ８信号１３９との位相比較、検
出が行われる。ＴＰ３６２３、ＴＰ４６２６゜ＴＰ５６
２２　、　ＴＰ６６２７は４ビツトから成るうツノ−６
２９に導かれる。ラッチ６２９のクロックにはＴ（Ｓ信
号１３９が導かれている。

ラッチ６２９の出力には、例えばＴＰＪが１１”の時Ｉ
Ｉ　Ｓ信号１３９が入力される（　ＴＰＪ内にＨＳが存
在する状態）とＰＩ−８信号５９４が１１″となる。こ
のように比較パルスＴＰ３　、　ＴＰＪ。

ＴＰＪ、　ＴＰ６内にＨ８信号１３９が到来すると比較
ノ４ルス入力に従ったラッチ６２９の出力が１１＃とな
る。各比較４ルスに対応するラッチ６２９の出力をｒ’
Ｉ−８信号５９４ｒＰＩ＋８信号５９３、Ｐ　Ｉ＋３２
信号５９ノ、ＰＩ−３２信号５９２とする。これらの信
号のサフィックス・−８、＋８、＋３２、−３２は対応
するラッチ出力が”　ｉ　”の時の、第２１図の水平同
期カウンタ、５７２のカウント値の制御値を示している
。

例えばＰＩ＋３２信号５　り　Ｉ　Ｖｉ水平同期カウン
タ５７２のプリセットタイミングを３２カウント分遅ら
すことにより位相引込みを行うだめの信号となる。第２
２図において、ラッチ６２９のりセット端子には第２１
図のフリツノフロップ５７６からのＳＲ７，？Ｑｌ信号
４４１が入力されておシ、水平同期カウンタ５７２にプ
リセットがかかる毎にラッチ６２９ｔｄクリアされる。

所望の位相に近い比較パルスＴＰ７６１２　、　ＴＰ２
６２４は引込みの安定度を確保するため、ＴＰＪ。

ＴＰＪ　、　ＴＰＪ　、　ＴＰ６の場合と０別に取扱わ
れる。

ＴＰ１４ルス６１２ｔｄＨ８信号１３９とともにＡＮＤ
ダート６３ｏに入力され、デート６３０の出力Ｖｉ２段
構成のカウンタ６３２に導がれる。

カウンタ６３２のリセット端子Ｒ＊にはＴＰＩ　・ＨＳ
の論理出力が導かれている。ゲート６３３を通してフリ
ツノフロップ６３４をセットし、５Ｒ１３Ｑ、信号６４
０でリセットすると、ＰＩ−２信号５９６が得られる。

即ち、Ｈ８信号１３９がＴＰＩ信号６ノ２の中に連続し
て４回存在すると、制御信号ＰＩ−２が得られる。ＴＰ
２信号６２４についても全く同様に、フリップフロップ
６３９の出力からＰ　Ｉ　＋２信号５９５が得られる。

第２１図において位相比較回路４５７の出カＰＩ−２信
号５９６　、　ＰＩ＋２信号５９５．ＰＩ−８信号５９
４、ＰＩ＋８信号５９３、ＰＩ−３２信号５９２、ＰＩ
＋３２信号５９１は水平カウンタ制御量エンコーダ回路
４５９に導かれる。このエンコーグ回路４５９ｄ図示の
如く例えばＰＩ十３２信号５９１が１″の時、＋３２の
値を示す“’　０１０００００　”を出力し、ＰＩ−３
２信号５９２がｌ″′の時、出力４６０に−３２の値を
示す“１１０００００″を出力する。そしてエンコーダ
４５９の出力４６０は、水平カウンタプリセット値演算
回路４３５内の加算器５７０に専かれる。

（垂直カウントダウン回路）第１図における垂直カウントダウン回路３６は第２８図
に示したように、垂直再生回路４６−１とＩＩ　Ｓ信号
ノ３９が検出されているか否かを判定する同期確立判定
回路３６−２とより構成される。垂直再生回路３６−１
については、公知文献：特開昭５５−１５９６７３号公
報「垂１ｒｔ同期回路」において基本的な回路例が詳細
に述べられているので診照されたい。本発明の実施例に
おける垂直再生回路３６−１は上記公知文献の一部を変
更すればよい。この変更部分につき述べると、第２８図
におけるカウンタ６５ノ、１３．６５　ＪＶｉ上記公知
文献の第４図中（７）１０゜１２に相当する各々２段構
成のカウンタである。

本実施例においてはＱ８６８６信５θをカウンタ６５ノ
の入力クロックとし、カウンタ６５ノのＱ２出力６５２
をカウンタ６５３の入力とし、カウンタ６５３から２・
ｆＩＩの信号を得る。寸だ、カウンタ６５１のりナツト
入力はＳＩｌ、９Ｑ、信号４４１となυ、カウンタ６５
３のリセット入力は５Ｒ１３Ｑ、信号十Ｒｅ５ｅｔ　１
　（上記公知文献の第４図参照）となる。また、上記公
知文献におけるＣＳ０代りにＣＳＶ信号１２６を便用す
ればよい。第２８図のｆｖＯｏｕｔ信号３７が垂直ドラ
イブ信号である。ｆｖＤｏｕｔ信号３７は、カウンタ６
６０に導かれる。カウンタ６６０のリセット入力はＭ　
Ｓ信号１３９となっている。ＲＳフリップフロッツノ６
３は同期確立の判定状態を記憶するもので、Ｈ８信号６
６２でセットされ、ＮＡＮＤダート６６ノの出力でりセ
ットされる。即ち、ｆｙＤｏｕｔ信号１周期のうちにＨ
８化号１３９が１個以上出力されると、同期が確立して
いると判定され、フリッゾ７０ッゾ６６３のＱ出力がｌ
″となる。このＱ出力はシフトレジスタ６６５でφ８信
号に同期され、シフトレジスタ６６５の出力からＨ８Ｄ
信号２８０が得られる。即ち、同期が確立しているとＨ
８Ｄ　＝　”１”となる。実際には、フリップフロラｆ
６６３のＱ出力は図示したようにＲ８１８Ｑ＋ｆｖＤｏ
ｕｔ−Ｑ１４１のようにＯＲを取られ、信号６６４とし
てシフトレジスタ６６５に導かれる。信号６６４は師の
２垂直期間に１回の割合で前記クランプ回路１９を初期
状態とするための信号となる。

【図面の簡単な説明】

図は本発明の一実施例を説明するだめのもので、第１図
はデジタルＴＶ受像機の要部のブロック図、第２図は同
実施例中に示す回路の表記方法を説明するだめの図、第
３図および第４図は同実施例の動作を説明するためのＡ
ＤＣのダイナミックレンジおよびビデオ信号波形図、第
５図はＰＬＬ回路の原理を説明するためのバースト波形
図、第６図は同期検出・タイミング発生回路のブロック
図、第７図は同期分離回路および水平同期幅検出回路の
具体的回路図、第８図〜第１０図は第７図の動作を示す
タイムチャート、第１１図はバーストフラッグ・ＰＬＬ
・フランジ用タイミング発生回路の具体的回路図、第１
２図は第１１図の動作を示すタイムチャート、第１３図
はデジタルクランプ回路の具体的回路図、第１４図はＰ
ＬＬ制御回路のブロック図、第１５図１ｄ　ＰＬＬ制御
回路の具体的回路図、第１６図は第１５図の動作を示す
タイムチＹ　　）、第１７図は水平カウントダウン回路
のブロック図、第１８図は水平周期メモリ回路の具体的
回路図、第１９図は水平標準モード検出回路の具体的回
路図、第２０図は第１９図の動作を説明するための図、
第２１図は水平同期再生回路の具体的回路図、第２２図
は水平位相検出回路の具体的回路図、第２３図および第
２４図は第１８図の動作を示すタイムチャート、第２５
図および第２６図は第２１図の動作を示すタイムチャー
ト、第２７図は第２２図の動作を示すタイムチャート、
第２８図は垂直カウントダウン回路の回路図、第２９図
は第２１図の動作を鯨明するだめの図である。１０・・・φコンバータ、１３・・・発振器、１６・・
・Ｄ／Ａコンバータ、１９・・・ペデスタルクランプ回
路、２１・・・Ｄ／Ａコンバータ、２３・・・ＰＬＬ制
御回路、２７・・・同期検出・タイミング発生回路、３
２・・・水平カウントダウン回路、３６・・・垂直カウ
ントダウン回路、３８・・・Ｙ−Ｃ分離回路、４１・・
・色プロセス回路、４３・・・輝度信号プロセス回路、
４５・・・Ｒ，ＧＢマトリックス回路。

Claims

【特許請求の範囲】

（１）アナログビデオ信号を所定のサンプリングクロッ
クでサンプリングしデジタル化するＡ／Ｄコンバータと
、このＡ／Ｄコンバークよシ出力されるデジタルビデオ
信号から複合同期信号を分離し水平同期信号を検出して
タイミング信号を発生する同期検出・タイミング発生回
路と、この回路からのタイミング信号に基き前記デジタ
ルビデオ信号の啄デスタルレ４ルを検出し誤差信号を発
生する一！！デスタルクランプ回路と、このペデスタル
クランプの出力をアナログ信号に変換して前記Ａ／Ｄコ
ンバータの入力ビデオ信号にクランプ用電圧として重畳
する手段と、前記同期検出・タイミング発生回路からの
タイミング信号と水平フライバック信号とによシ制御さ
れ前記サンプリングクロックを前記デジタルビデオ信号
中のカラーバーストの位相に同期させるＰＬＬ回路と、
前記同期検出・タイミング発生回路からの水平同期検出
信号と前記フライバック信号とから前記サンプリングク
ロック周期以下の精度の水平同期再生信号を得る水平カ
ウントダウン回路と、この水平カウントダウン回路から
の信号と前記複合同期信号とから垂直同期再生信号を得
る垂直カウントダウン回路と、前記水平カウントダウン
回路からの信号に制御され前記デジタルビデオ信号から
輝度信号と色度信号を分離するＹ−Ｃ分離回路と、この
Ｙ−Ｃ分離回路からの色度信号を処理する色プロセス回
路と、前記Ｙ−Ｃ分離回路からの輝度信号を処理する輝
度信号処理回路と、これら色プロセス回路および輝度信
号処理回路からの信号によりＲ，Ｇ、Ｉｔの３原色信号
を得るマトリックス回路と、このマｌ−ＩＪソック回路
からの３原色信号をアナログ信号に変換し７ｍ　ＣＲＴ
に供給する手段と、前記水平同期再生信号を処理して水
イ偏向回路に供給する手段と、前記垂直同期再生信号を
処理して垂直偏向回路に供給する手段とｔ−備、ｔたこ
とを特徴とするデジタルテレビジョン受像機。
（２）　　同期検出・タイミング発生回路とＰＬＬ回路
と水平カウントダウン回路と垂直カウントダウン回路と
Ｙ−Ｃ分離回路とマトリックス回路とは各々ＮＴＳＣ／
ＰＡＬ切換信号にょシ制御されるものであることを特徴
とする特許請求の範囲第１項記載のデジタルテレビジョ
ン受像機。