JPS5922980B2

JPS5922980B2 - 循環シフト・レジスタ用増加・減少回路

Info

Publication number: JPS5922980B2
Application number: JP51083928A
Authority: JP
Inventors: ビジヤイ・ブイ・マラス
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1975-07-14
Filing date: 1976-07-14
Publication date: 1984-05-30
Also published as: CA1059640A; DE2630845C2; DE2630845A1; US3997765A; GB1527438A; JPS5210641A

Description

【発明の詳細な説明】本発明は循環シフト・レジスタ内のデータを、当該デー
タが一巡するたびに増加または減少させていく循環シフ
ト・レジスタ用増加・減少回路に関する。

従来、循環シフト・レジスタとしては特願昭９５０−９
１２１８「循環形シフトレジスタのタイムキーピング回
路」が提案されていた。

ここにおいて、ループ状に直列接続された複数の遅延素
子により循環シフト・レジスタ（以下ＣＳＲと称する）
が構成され、そして該ループ中を時間データが循環する
。更に前記ＣＳＲは一定の周波数を有するクロックによ
り駆動される。そして時間データが前記ＣＳＲを一循環
するたびに、該ＣＳＲ中に包含される加算器によつて該
データ値が増加されていく。即ち前記時間データが再び
前記ＣＳＲへ戻る前に、該データは前記加算器により、
時間データの最小増加分（ユーザが読、みとることので
きる最小時間単位、例えは百分の一秒）だけ増加される
。このようなシステムにおいて、前記時間データの増加
していく速さは適当な周波数を選定憶することにより決
定することができる。即ち前記をＣＳＲを循環している
時間データの回転周期を自由に選択することができる。
また前記時間データの増加していく速さを調節してユー
ザの用いる最小時間単位を自由に設定することができる
。時間計数回路における加算器（バイナリ）の貴作は、
上述の特許出願に詳しく述べられている。しかし前記加
算器は単に増加を行うためのものであり、従つて各桁間
において必要な桁上げ（以下キャリーと呼ぶ）機能及び
該当する桁を初期値に、再設定するためのリセット機能
を実行する別個の装置が必要とされた。例えは、いま百
分の一秒を表わす桁（以下０．０１秒桁という）が「９
」であるとする。次にこの０．０１秒桁が増加していく
につれ前記「９」はリセットされて「ｏ」に戻ると共に
、次の上位桁である０．１秒桁にキャリー信号が送られ
る。なお以上のりセツト及びキヤリ一動作を行うための
装置も、上述の特許出願に詳しく述べられている（該出
願明細書中の加算制御器４３、補助レジスタ４５に関す
る説明を参照）。本発明は、上述した「循環形シフト・
レジスタのタイムキーピング回路」に見られる様な構成
によらず、本発明のもつインクレメンタ／デクレメンタ
機能により、シフト・レジスタメモリを循環するデータ
を増加させ、減少させ、りセツトし、そしてキヤリ一信
号を発生させる循環シフト・レジスタ用増加・減少回路
を提供せんとするものである。そして本発明は時計、ス
トツプウオツチなどに応用することができる。なお本発
明における一実施例にはＢＣＤコードが用いられている
。なぜなら、４ビツトをひと桁として時間データの増加
を行い、しかも［０」から［９」までの計数のみを行う
ためである。従つて第１位桁に「９」がカウントされる
と（ＢＣＤで１００１）、次の増加動作により前記カウ
ント「９」は［１０」（（ＢＣＤで１０１０）とならず
に、［０」（ＢＣＤで００００）となる。

また同時に、次の上位桁に対してキヤリ一信号が送られ
る。本発明の一実施例には一つのフリツプ・フロツプ、
二つの排他的０Ｒゲート、二つ排他的ＮＯＲゲート、一
つのＡＮＤゲート及びＣＳＲが含まれている。

そして適当な制御信号に応答して、循環シフト・レジス
タにある時間データの増加、減少が行われる。以下図面
を用いて本発明を詳述する。第１図は本発明の一実施例
による計数型循環シフト・レジスタを示す論理回路図で
ある。図にはキヤリ一フリツプ・フロツプ１０、排他的
０Ｒゲート１２，１４、排他的ＮＯＲゲー口６，１８、
ＡＮＤゲート２０，ＣＳＲ２２が示されている。そして
時間データを構成する８個の各桁（即ち０．０１秒桁、
０．１秒桁、１秒桁、１０秒桁、５１分桁、１０分桁、
１時間桁、１０時間桁）は４つの時間データ・ビツトよ
り成る。また時間の経過に伴つて前記時間データの各桁
をりセツトするため、制御信号Ａは前記時間データ・ビ
ツトの補数をとる役目を果たす。即ち各桁を構成する４
ビツトのうち、特定ビツトの補数をとるには前記制御信
号Ａを論理状態［１」に設定する必要がある。これに対
して前記制御信号Ａが論理状態［０」にあるとき、補数
をとる動作は行われない（以上の説明は正論理レベルを
前提としている）。また制御信号Ｂは、前記時間データ
の各桁を増加又は減少させるために用いる。即ち前記制
御信号Ｂが論理状態「０」にあるときは時間データを増
加させ、さらに前記制御信号Ｂが論理状態「１」にある
ときは時間データを減少させる機能をもつ。次に制御信
号Ｃは、各桁の第１ビツトを１ビツト時間だけ論理状態
「１」に保つようキヤリ一フリツプ・フロツプ１０を
プリセツトする。そしてＣＳＲ２２の一端から送り出さ
れた時間データ入力信号Ｉは増加／減少された後、再び
時間データ出力信号０として前記ＣＳＲ２２の他端へ導
入される。また前記フリツプ・フロツプ１０に導入され
るクロツク信号は、前記ＣＳＲ２２のクロツク信号即ち
タイミング信号に同期している。換言すると前記クロツ
ク信号は、前記時間データのタイミング信号と同一周期
を持つものといえる。第２Ａ図乃至第２Ｄ図は、第１図
に示した制御信号Ａ，Ｂ，Ｃと時間データとの時間的相
対関係を表わすタイミング図である。

第２Ａ図は、キヤリ一及びりセツト動作が必要とされな
い場合に、時間データが［２」から「３」へと増加して
いく様子を示している。即ち制御信号Ａ及び制御信号Ｂ
は論理状態「０」に保たれており、また制御信号Ｃは各
桁の第１ビツトに対応する時間のみ論理状態「１」、残
りの３ビツトに対応する時間は論理状態「０」に保たれ
ている。第２Ｂ図は、キヤリ一及びりセツト動作が必要
とされない場合に、時間データが「３」から（２）へと
減少していく様子を示している。

即ち制御信号Ａは論理状態［０」に、また制御信号Ｂは
論理状態「１］に保たれている。更に制御信号Ｃは、第
２Ａ図における場合と同様、第１ビツトのみ論理状態「
１」、残りの３ビツトは論理状態［０」に保たれている
。第２Ｃ図はキヤリ一及びりセツト動作を必要とする場
合に、時間データが「０９」から「１０」へと増加して
いく様子を示している。

更に図示される如く、特定の桁（例えは０．０１秒桁）
に時間データ「９」があるとき、次のクロツク信号によ
つて該時間データが増加されると、該桁の時間データは
「Ｏ」となる。これは各桁（時間データ・ビツト）の第
４ビツトＢ４を反転する（補数をとる）ことにより得ら
れる。またキヤリ一フリツプ・フロツプ１０をプリセ
ツトすることにより、０．１秒桁に対してキヤリ一信号
が送られる。制御信号Ａ−１（Ｂ４に対して）制御信号
Ａ−０（Ｂｌ，ｂ２，ｂ３に対して）制御信号Ｂ−１（
Ｂｌ，ｂ２，ｂ３，ｂ４に対して）制御信号Ｃ＝１（次
の桁のｂ１に対して）第２Ｄ図はキャリ一及びりセツト
動作を必要とする場合に、時間データが「１０］から「
０９」へと減少していく様子を示している。

そして制御信号Ｂがｂ１〜Ｂ４の４ビツトにわたり論理
状態「０］に保たれていることを除けば、制御信号Ａ及
び制御信号Ｃは第２Ｃ図と同じである。０．１秒桁、１
．０秒桁、１．０分桁は上述の如くりセツトされる。

これに対して１０秒桁及び１０分桁は、その時間データ
が増加して「５」になると、次のクロツク信号において
「０」にりセツトされる（「６］にならない）。そして
キヤリ一フリツプ・フ田ンプ１０により発生されたキ
ヤリ一信号は次の桁に送られる。なお１．０時間桁及び
１０．０時間桁のりセツト動作は、どの動作モード０（
１２時間モード又は２４時間モードのいずれ力））が設
定されているかにより異つてくる。即ち２４時間モード
では、１０時間桁が「２」に至つた後、１．０時間桁は
２３時５９分５９．９９秒の次にりセツトされて［０」
となる。これに対して１２時間５モードでは、１０時間
桁が［１」に至つた後、１．０時間桁は１２時５９分５
９．９９秒の次にりセツトされて［１」となる。次に示
す表１、表２は上述のキヤリ一／りセツト動作に対する
回路の動きをまとめたものである。１．０分桁及び１０
分桁は、下位の桁から発せられたキヤリ一信号を導入す
る。

即ち１０分桁は１分桁からのキヤリ一信号を受け、また
該１分桁は１０秒桁からのキヤリ一信号を受ける。表２
の１．０時間桁及び１０時間桁に関し、本回路は次に引
き続く桁の最初の２ビツトを注目する。

かくして前記１．０時間桁及び１０時間桁は「０」にり
セツトされる。また電子式時間計数回路にはカレンダＣ
ＳＲ（日、月、年の各桁を含む）が含まれているため、
上述の方法（時計ＣＳＲ）により前記カレンダＣＳＲの
内容が増加されていく。更に前記カレンダＣＳＲのキヤ
リ一／りセツト動作も上述の方法と同じである。従つて
２４時間モードにおいて、１．０時間桁及び１０時間桁
が［０」にりセツトされるとき、１．０日桁が増加され
ていく０あるいは１２時間モードにおいて、１時間桁が
［１」にりセツトされ更に１０時間桁が「０」にりセツ
トされるとき、１．０日桁が増加されていく。本発明は
、二つの動作モードをもつたストツプウオツチＣＳＲに
応用することができる。

即ち第１の動作モードは積算モードであり、過ぎ去つた
時間を合計（例えばレースなどにおいて）するのに用い
られる。ここで前記ストツプウオツチＣＳＲは上述の方
法と同様に増加、キヤリ一、りセツトされる。また第２
の動作モードは減算モードである。即ちあらかじめ知ら
れた時間を前記ストツプウオツチＣＳＲにロードしてお
き（例えば玉子のゆで時間：３分）、次に制御信号Ｂを
論理状態「１」に設定して時間データの減算を行う。以
上の減算モードにおける動作は秒の桁に例をとつて表３
にまとめられている。表３においては０秒からのカウン
ト・ダウンが示されている。表３中の最初の秒の桁とは
秒の桁の一の位を表わし、また次の秒の桁とは十の位を
表わしている。本発明の実施によつてＣＳＲの時間デー
タを減少／増加させる場合、次の点に注目する必要があ
る。即ちストツプウオツチＣＳＲに含まれるすべてのレ
ジスタはゼロに達するまで減少していくが、次に制御信
号Ｂが論理状態「Ｏ」に変更されると、前記時間データ
は逆に増加していくという点である。この特徴は上述の
減算モードにおいて、初期設定時間例えば玉子のゆで時
間：３分、を超過して何分経過したかを知る上にも有用
である。更に前記ストツプウオツチＣＳＲに含まれるす
べてのレジスタがゼロに達したとき、警告信号あるいは
他の機器を制御するための制御信号を作り出すこともで
きる。以上述べたように、本発明はいかなるＣＳＲにも
用いることができる。

また本発明において用いられるクロツク信号及び各種制
御信号は、論理回路群又はプログラム制御による回路の
組み合わせにより発生させることができる。そして前記
制御信号に応答してＣＳＲの内容が増加、減少、キヤリ
一、りセツトされるため、該制御信号のタイミングを調
整することにより、カウンタ等の時間計数回路を含む特
定用途に本発明を適用することができる。

【図面の簡単な説明】

第１図は本発明の一実施例による循環シフト・レジスタ
用増加・減少回路を示す論理回路図、第２Ａ図乃至第２
Ｄ図は第１図実施例の動作状態を示すタイミング図であ
る。１０・・・・・・ＡＮＤゲート、１２，１４・・・・・
・排他的０Ｒゲート、１６，１８・・・・・・排他的Ｎ
ＯＲゲート、２０・・・・・・ＡＮＤゲート、２２・・
・・・・循環シフト・レジスタ。

Claims

【特許請求の範囲】

１各桁が複数ビットよりなる数値データが記憶される
循環シフト・レジスタのシフト出力信号を入力し該シフ
ト出力信号を選択的に所定値だけ増加または減少して該
循環シフト・レジスタのシフト入力信号として与える循
環シフト・レジスタ用増加・減少回路において、制御信
号に応答して前記シフト出力信号を選択的に補数化する
第１補数化回路と、前記第１補数化回路の出力信号を前
記所定値だけ増加させ得る加算回路と、前記加算回路の
出力信号を前記制御信号に応答して選択的に補数化して
前記シフト入力信号として与える第２補数化回路とを設
け、前記制御信号により増加と減少とを切り替えること
を特徴とする循環シフト・レジスタ用増加・減少回路。