JPS5922363A - Darlington connected transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体基板内に一体的に作り込丑れ、己か仏
ダーリントン接続されたダーリントン接、続トランジス
タに関するもので、半導体集積回路内に作り込まれるダ
ーリントン回路あるいは単一素子として形成されるダー
リントン接続トランジスタとして実現され、リニア半導
体集積回路を用いて構成される各種電気機器あるいは出
力回路部にダーリントン回路を含む各種の回路装置に広
く利用されるものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a Darlington connection transistor which is integrally formed in a semiconductor substrate and which is connected to a French Darlington. It is realized as an embedded Darlington circuit or as a Darlington connection transistor formed as a single element, and is widely used in various electrical devices constructed using linear semiconductor integrated circuits or various circuit devices that include a Darlington circuit in the output circuit section. It is something.
従来例の構成とその問題点
ダーリントン回路は、各種増幅滞の出力回路部として、
あるいは、スイッチング回路装置のスイノチング回路部
として多用されている。このような回路部としてダーリ
ントン回路を動作させた場合、ダーリントン接続された
トランジスタの動作領域が飽和領域にあるときの飽和電
圧が高くなり、出力特性面で支障をきたすおそれがある
。すなわち、第１図で示すように入力段トランジスタ１
と出力段トランジスタ２とを相互結線して構成したダー
リントン回路では、出力段トランジスタ２のコレクタエ
ミッタ間飽和電圧（ＶｃＥｓａｔ ）が入力段トランジ
スタ１のコレクタエミッタ間飽和電圧（ＶｃＥｓａｔ
）で制限される。このため、出力段トランジスタ２のＶ
ＣＥ Ｓ ａ ｔ ば、そのペースエミッタ間電圧（
ＶＢＥ） 以下にはならない。このような不都合を排
除するため、第２図で示すように、入力段トランジスタ
１のコレクタと出力段トランジスタ２のコレクタとの間
に、ダイオード３を接続するとともに、人力段トランジ
スタ１のコレクタとダイオード３との接続点をコレクタ
端子、捷だ、出力段トランジスタ２のコレクタとダイオ
ード３との接続点を出力端子４とし、さらに、ダイオー
ド３の接続方向をコレクタ端子への印加電圧でダイオー
ド３が順方向バイアスされるようと定め、出力端子４か
らみた出力段トランジスタ２のＶ ＣＥ Ｓ ａ ｔ
を入力段トランジスタ１で制限される”ＣＥＩＩ＋”
よりもダイオードの順電圧降下（ＶＤ）分だけ低下
させるようにした回路か１すでに知られている。Conventional configuration and problems The Darlington circuit can be used as an output circuit for various types of amplification.
Alternatively, it is often used as a switching circuit section of a switching circuit device. When a Darlington circuit is operated as such a circuit section, the saturation voltage becomes high when the operating region of the Darlington-connected transistor is in the saturation region, which may cause problems in terms of output characteristics. That is, as shown in FIG.
In the Darlington circuit configured by interconnecting the output stage transistor 2 and the output stage transistor 2, the collector-emitter saturation voltage (VcEsat) of the output stage transistor 2 is equal to the collector-emitter saturation voltage (VcEsat) of the input stage transistor 1.
) is limited. Therefore, the V of the output stage transistor 2
If CE S a t , then the pace emitter voltage (
VBE) not below. In order to eliminate such inconveniences, as shown in FIG. 2, a diode 3 is connected between the collector of the input stage transistor 1 and the collector of the output stage transistor 2, and a 3 is the collector terminal, and the connection point between the collector of the output stage transistor 2 and the diode 3 is the output terminal 4. Furthermore, the connection direction of the diode 3 is determined by the voltage applied to the collector terminal. V CE S a t of the output stage transistor 2 as seen from the output terminal 4.
"CEII+" limited by input stage transistor 1
A circuit is already known in which the voltage is lowered by the forward voltage drop (VD) of the diode.
ところで、ダーリントン回路も、半導体集積回路内に作
り込まれたトランジスタをダーリントン接続すること、
あるいは、単一の半導体基板の中に複数個のトランジス
タを作り込み、これらをダーリントン接続し単一のトラ
ンジスタとした、いわゆるダーリントン接続トランジス
タとされるに至っている。このダーリントン接続トラン
ジスタの構成を、第２図で示した回路構成とする場合、
従来は、半導体基板のトランジスタの作り込み領域とは
別個の部分に確保した半導体基板部分にダイオードを作
り込み、これらを相互結線する方法が採られている。By the way, the Darlington circuit is also a Darlington connection of transistors built into a semiconductor integrated circuit.
Alternatively, a so-called Darlington connection transistor has been created in which a plurality of transistors are fabricated in a single semiconductor substrate and connected to each other to form a single transistor. When the configuration of this Darlington connection transistor is made into the circuit configuration shown in Fig. 2,
Conventionally, a method has been adopted in which diodes are built in a portion of the semiconductor substrate that is secured in a separate area from the area where transistors are built, and the diodes are interconnected.
この方法では、ダイオードを作り込むための半導体基板
部分の確保が必要であるため、使用する半導体基板の面
積が増し、半導体装置のコストが高１俺する。また、リ
ニア半導体集積回路によっては、ダーリントン接続トラ
ンジスタの作り込みが多数に及ぶ場合があり、実質的に
集積度が低下すること、相互配線が複雑化することなど
の問題があった。In this method, it is necessary to secure a portion of the semiconductor substrate for manufacturing the diode, which increases the area of the semiconductor substrate used and increases the cost of the semiconductor device. Furthermore, depending on the linear semiconductor integrated circuit, a large number of Darlington connection transistors may be built in, which causes problems such as a substantial reduction in the degree of integration and complicated interconnections.
発明の目的
本発明は、上記のダーリントン接続トランジスタの問題
点を排除し、ダーリントン接続トランジスタの作り込み
に必要とされる半導体基板面積を必要最小限に抑えてコ
ストの低減をはかること、リニア半導体集積回路にあっ
ては、併せて、集積度の低下を防止するとともに、相互
配線の複雑化を避けることを目的とするものである。OBJECTS OF THE INVENTION The present invention eliminates the problems of the above-mentioned Darlington connection transistors, minimizes the semiconductor substrate area required for manufacturing the Darlington connection transistors, and reduces costs. In the case of circuits, the purpose is also to prevent a decrease in the degree of integration and to avoid complication of mutual wiring.
発明の構成
上記の目的を達成することのできる本発明のダーリント
ン接続トランジスタの構成は、単一の半導体基板内に入
力段トランジスタと出力段トランジスタを各別に作り込
むとともに、出力段トランジスタのコレクタ領域内でベ
ース領域形成部分とは異る部分に、・ベース領域と同一
導電型のダイオード形成領域を作り込み、この領域とコ
レクタ領域とをダイオードの三領域々なし、さらに、ダ
イオード形成領域にも電極を設け、人力段トランジスタ
、出力段トランジスタならびにダイオードの相互間を第
２図で示した回路構成となるよう相互接続したものとな
っている。Structure of the Invention The structure of the Darlington connection transistor of the present invention that can achieve the above-mentioned object is that an input stage transistor and an output stage transistor are formed separately in a single semiconductor substrate, and a In a part different from the base region formation part, a diode formation region of the same conductivity type as the base region is formed, and this region and the collector region are formed into three diode regions, and furthermore, an electrode is also formed in the diode formation region. The human power stage transistor, the output stage transistor, and the diode are interconnected to form the circuit configuration shown in FIG.
実施例の説明
第３図は、バイポーラ半導体集積回路内に作り込まれた
本発明のダーリントン接続トランジスタの構造を例示す
る断面図である。図示するように、Ｐ型シリコン基板５
の上に形成したＮ型エピタキシャル層６をｐ ＋型絶縁
分離拡散領域７で島状に分離してＮ型エピタキシャル島
領域６１と６２が形成される。DESCRIPTION OF THE EMBODIMENTS FIG. 3 is a cross-sectional view illustrating the structure of a Darlington connection transistor of the present invention built into a bipolar semiconductor integrated circuit. As shown in the figure, a P-type silicon substrate 5
The N-type epitaxial layer 6 formed thereon is separated into islands by the p + -type insulating isolation diffusion region 7 to form N-type epitaxial island regions 61 and 62.
Ｎ型エピタキシャル島領域６１の中ＫＰ＋Ｗペース領域
８が、さらにこの中へＮ＋型エミッタ領域９が作り込ま
れて入力段トランジスタが形成されている。なお、１０
はＮ＋型埋込コレクタ領域であり、この領域には、Ｎ型
エピタキシャル島領域６１を貫通するＮ″−型コンタク
ト領域（コレクタウオール拡散領域）１１が接続されて
いる。An input stage transistor is formed by forming a KP+W space region 8 in the N type epitaxial island region 61 and further forming an N+ type emitter region 9 therein. In addition, 10
is an N+ type buried collector region, and an N″- type contact region (collector all diffusion region) 11 penetrating the N type epitaxial island region 61 is connected to this region.
一方、Ｎ型エピタキシャル島領域６２の中にもＰ＋型ベ
ース領域１２、Ｎ’−型エミッタ領域１３が作り込寸れ
て出力段トランジスタが形成されている。On the other hand, a P+ type base region 12 and an N'- type emitter region 13 are also formed in the N type epitaxial island region 62 to form an output stage transistor.
ところで、この出力段トランジスタの中には、第２図で
示したダイオードを作り込むわけであるが、本実施例で
は、Ｎ″−型埋込コレクタ領域１４に繋るＮ＋型コンタ
クト領域１５の中へＰ十型領域１６を形成することによ
り、出力段トランジスタのコレクタ領域をカソード領域
とするダイオードが作り込まれる。このようにしてダイ
ケート゛を作り込むと、Ｎ＋型コンタクト領域１５のシ
リコン基板の主面に露呈する面積が減少し、このま址で
は、コレクタ電極を形成することが困難になる場合があ
る。この不都合を回避するには、図示するように、Ｎ＋
型コンタクト領域に繋る関係を成立させてＮ−１−型領
域１７を作り込めばよい。By the way, the diode shown in FIG. 2 is built into this output stage transistor, but in this embodiment, the diode shown in FIG. By forming the P-shaped region 16, a diode whose cathode region is the collector region of the output stage transistor is fabricated.When the diode is fabricated in this way, the main surface of the silicon substrate of the N+ type contact region 15 is formed. In this case, it may be difficult to form the collector electrode.To avoid this disadvantage, as shown in
The N-1-type region 17 may be created by establishing a relationship that connects to the type contact region.
なお、図示したＰ＋型ベース領域８，１２およびダイオ
ード形成用の戸型領域１６は、半導体集積回路のベース
拡散工程で同時に作り込寸れ、寸た、Ｎ″−型エミッタ
領域９，１３およびＮ十型頌域１７はエミッタ拡散工程
で同時に作り込まれる。このようにして、入力段トラン
ジスタ、１１１３力段トランジスタならびにダイオード
を作り込んだのち、シリコン基板上を覆う絶縁膜（Ｓｉ
Ｏ２膜）７８にコンタクト窓を穿ぢ、両トう／ジスタの
コレクタ、ベースおよびエミッタ領域ならびにダイオー
ドのアノード領域となるＰ（−型領域にオーミック接触
する電極１９，２０，２１．２２，２３．２４および２
５を形成する。なお、人力段トランジスタのコレクタ電
極１９とダイオードノアノード電極２６ならびに入力段
トランジスタのエミッタ電極２１と出力段トランジスタ
のベース電極２３は、それぞれ相互配線層によって相互
接続される。It should be noted that the illustrated P+ type base regions 8, 12 and the door-shaped region 16 for forming a diode are formed simultaneously in the base diffusion process of the semiconductor integrated circuit, and the N''- type emitter regions 9, 13 and N''- type emitter regions 9, 13 and N''- type emitter regions 9, 13 and N''- The ten-shaped hollow region 17 is formed at the same time in the emitter diffusion process.In this way, after forming the input stage transistor, the power stage transistor 1113, and the diode, an insulating film (Si) covering the silicon substrate is formed.
A contact window is formed in the O2 film) 78, and electrodes 19, 20, 21, 22, 23, . 24 and 2
form 5. Note that the collector electrode 19 and the diode noode electrode 26 of the human power stage transistor, as well as the emitter electrode 21 of the input stage transistor and the base electrode 23 of the output stage transistor, are interconnected by mutual wiring layers, respectively.
以上説明した構造により、第２図で示した回路構成のダ
ーリントン接続トランジスタがバイポーラ半導体集積回
路の中に作り込まれる。With the structure described above, the Darlington connection transistor having the circuit configuration shown in FIG. 2 is built into the bipolar semiconductor integrated circuit.
発明の効果
り、上、−例を示して説明したところから明らかなよう
に、本発明のダーリントン接続トランジスタでは、出力
段トランジスタのＶ ＣＥ Ｓ ａ ｔ を低下させる
ためのダイオードを含んではいるが、これを作り込むた
めに、特定の半導体基板部分を確保する必要がなく、ダ
イオードの作り込みによって半導体基板面積が増加し、
コストが高騰する不都合はきたさない。このことは、ダ
イオードの作り込みがなされても半導体基板集積回路の
集積度の低下が起らないことを意味する。Effects of the Invention, Above - As is clear from the explanation given by way of example, although the Darlington connection transistor of the present invention includes a diode for lowering the V CE S at of the output stage transistor, There is no need to reserve a specific part of the semiconductor substrate to incorporate this, and the area of the semiconductor substrate increases by incorporating the diode.
There is no inconvenience caused by rising costs. This means that even if a diode is built in, the degree of integration of the semiconductor substrate integrated circuit does not decrease.
寸だ、本発明のダーリントン接続トランジスタでは、ダ
イオードが含まれているものの、相互結線は、トランジ
スタのみの場合と同じでよく、シたがって、ダイオード
の付加で相互結線箇所が増すおそれは全くなく、相互配
ａが複雑となることもない。Although the Darlington connected transistor of the present invention includes a diode, the interconnection can be the same as in the case of only the transistor, so there is no risk of increasing the number of interconnection points by adding a diode. Mutual arrangement a does not become complicated.
さらに、本発明のダーリントン接続トランジスタは、そ
の作り込みにあたり、不純物拡散あるいはイオン注入の
ためのマスクを一部変更するのみでよいため、基本製造
プロセスに変更をもたらすこともない。Furthermore, when manufacturing the Darlington-connected transistor of the present invention, it is only necessary to partially change the mask for impurity diffusion or ion implantation, so there is no need to change the basic manufacturing process.
なお、第２図からも明らかなように、ダイオードは出力
段トランジスタに直列接続されるものであるため、実動
作時には出・力投トランジスタのコレクタ電流が流れる
。このため、トランジスタとは独立にダイオードを作り
込む従来法では、出力段トランジスタと等しい基板面積
を必要としたが、本発明によれは、これがほぼ零となる
ため、ダーリントン回路部のみに限って言えば、出力段
トランジスタ１個分の基板面積が節約されたことになる
。As is clear from FIG. 2, since the diode is connected in series with the output stage transistor, the collector current of the output/power throw transistor flows during actual operation. For this reason, the conventional method of fabricating diodes independently of transistors required a board area equal to that of the output stage transistors, but with the present invention, this can be reduced to almost zero, so this can only be said for the Darlington circuit. In other words, the substrate area for one output stage transistor is saved.
以上、１つの例を示して本発明を説明したが、本発明の
ダーリントン接続トランジスタな］１、第３図で示した
構造部分のみを単一の半導体基板内に作り込み、単一素
子さして完成させても、Ｊ、い。また、ダイオード形成
用の領域の作り込みも、図示した部分に特定されるもの
ではなく、出力段トランジスタのコレクタ領域内になさ
れれは゛」：い。The present invention has been explained above by showing one example, but the Darlington connection transistor of the present invention is completed by fabricating only the structural parts shown in Figures 1 and 3 in a single semiconductor substrate and inserting a single element. Even if I let you, J-no. Further, the formation of a region for forming a diode is not limited to the illustrated portion, but may be formed within the collector region of the output stage transistor.
第１図−、ダーリントン回路の代表的な回路構成図、第
２図は出力段トランジスタのコレクタエミッタ間飽和電
圧を低下させるだめのダイオードを含むダーリントン回
路の構成図、第３図はバイポーラ半導体集積回路内に作
り込まれた本発明のダＩＪントン接続トランジスタの構
造を示す断面図である。
１・・・・・・人力段トランジスタ、２・・・・・・出
力段トランジスタ、３・・・・・ダイオード、４・・・
・・・出力端子、５・・・・・・Ｐ型シリコン基板、６
・・・・・・Ｎ型エピタキシャル層、６１．６２・・・
・・・Ｎ型エピタキシャル島領域、７・・・・・・Ｐｌ
−型組ボ４分Ｍｔ拡散領域、８，１２・・・・・・Ｐ″
−型ヘース（ｄ４域、９７．１３・・・・・・Ｎ１−型
エミッタ領域、１０．１４・・・・・・Ｎ″−型埋込コ
レクタ領域、１１．１１５・・・・・Ｎ 型コンタクト
６貞１或（コレクタ用）１６・・・・・・ダイオード形
成用のＰ 型領域、１７・・・・・・コレクタコノタク
ト面確保用のＮ″−型領域、１８・・・・・・絶縁膜、
１９〜２６・・・・・・電極。
イヤ押入の■タ 弁理士 中 犀 敏 男 ほか１名第
１ｒＩＡ
第２図Figure 1 is a typical circuit diagram of a Darlington circuit; Figure 2 is a diagram of a Darlington circuit including a diode to reduce the collector-emitter saturation voltage of the output stage transistor; Figure 3 is a bipolar semiconductor integrated circuit. 1 is a cross-sectional view showing the structure of a duplex connection transistor of the present invention built into a semiconductor device; FIG. 1...Manual stage transistor, 2...Output stage transistor, 3...Diode, 4...
...Output terminal, 5...P-type silicon substrate, 6
...N-type epitaxial layer, 61.62...
...N-type epitaxial island region, 7...Pl
- Mold assembly 4 minutes Mt diffusion area, 8, 12...P''
- type Heath (d4 region, 97.13...N1-type emitter region, 10.14...N''-type embedded collector region, 11.115...N type Contact 6 (for collector) 16... P-type region for forming a diode, 17... N''-type region for securing collector contact surface, 18...・Insulating film,
19-26... Electrode. I don't like it. Patent attorney Toshio Naka Sai and one other person. 1st rIA Figure 2
Claims (3)
力段トランジスタとを互いに独立させて作り込み、同出
力段トランジスタのコレクタ領域内でベース領域形成部
分とは異る部分に、ベース領域と同一導電型のダイオー
ド形成領域を作り込み、同ダイオード形成領域と前記コ
レクタ領域をダイオードの三領域となし、前記入力段ト
ランジスタのコレクタ領域をダイオード形成領域へ、前
記入力段トランジスタのエミッタ領域をｆｆ１Ｊ記出力
段出力ンジスタのベース領域へそれぞれ接するとともに
、前記出力段トランジスタのコレクタ領域に出力取出用
電極を設けたことを特徴とするダーリントン接続トラン
ジスタ。(1) An input stage transistor and an output stage transistor are manufactured independently from each other in a single semiconductor substrate, and a base region and a A diode formation region of the same conductivity type is formed, the diode formation region and the collector region are made into three regions of a diode, the collector region of the input stage transistor is made into the diode formation region, and the emitter region of the input stage transistor is written as ff1J. A Darlington connection transistor, characterized in that an output extraction electrode is provided in the collector region of the output stage transistor and in contact with the base region of the output stage transistor.
ンジスタのコレクタ領域内に形成されたｊｌ／ｌ／フタ
コンタクト域であることを特徴とする特許請求の範囲第
１項に記載のダーリントン接続トランジスタ。(2) The Darlington connection transistor according to claim 1, wherein the built-in portion of the diode formation region is a jl/l/lid contact region formed in the collector region of the output stage transistor. .
タクト用領域が半導体基板の主面と平行な方向に拡張さ
れていることを特徴とする特許請求の範囲第１項に記載
のダーリントン接続トランジスタ。(3) The Darlington-connected transistor according to claim 1, wherein the collector contact region extends in a direction parallel to the main surface of the semiconductor substrate around the diode formation region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132736A JPS5922363A (en) | 1982-07-28 | 1982-07-28 | Darlington connected transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132736A JPS5922363A (en) | 1982-07-28 | 1982-07-28 | Darlington connected transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5922363A true JPS5922363A (en) | 1984-02-04 |
| JPH0241171B2 JPH0241171B2 (en) | 1990-09-14 |
Family
ID=15088389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132736A Granted JPS5922363A (en) | 1982-07-28 | 1982-07-28 | Darlington connected transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922363A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10541299B2 (en) | 2015-12-11 | 2020-01-21 | Seiko Epson Corporation | Semiconductor device and manufacturing method thereof |
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| JPS5140779A (en) * | 1974-10-02 | 1976-04-05 | Nippon Electric Co | HANDOTA ISOCHI |
| JPS5154375A (en) * | 1974-11-06 | 1976-05-13 | Sanyo Electric Co | HOGODAIOODOTSUKITORANJISUTA |
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1982
- 1982-07-28 JP JP57132736A patent/JPS5922363A/en active Granted
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