JPS59223022A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPS59223022A JPS59223022A JP9768183A JP9768183A JPS59223022A JP S59223022 A JPS59223022 A JP S59223022A JP 9768183 A JP9768183 A JP 9768183A JP 9768183 A JP9768183 A JP 9768183A JP S59223022 A JPS59223022 A JP S59223022A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- comparator
- converter
- sent
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0827—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of electromagnetic or electrostatic field noise, e.g. preventing crosstalk by shielding or optical isolation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
Landscapes
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、アイソレーション回路を備えたＡ／Ｄ変換
回路に関するものである。
回路に関するものである。
一般に信号測定回路においては、各部の接地電位を極力
小さく、かつ等しくして測定誤差が発生しないようにし
ている。しかし、入力する被測定信号が接地電位を伴っ
ているような場合には測定回路の途中を直流的に絶縁す
る必要があり、このため、例えばトランスやフォトカプ
ラなどを利用したいわゆるアイソレーション回路を設け
ることがよく行なわれる。この場合、アナログの被測定
信号をディジタルに変換して測定するような回路におい
ては１例えばトランスによるアイソレーション回路の場
合、そのトランスがもっている微分特性によってディジ
タル信号が乱されるため、一般にはフォトカプラによる
アイソレーション回路が用いられる。しかしながらこれ
によると、アイソレーション回路の前段にはＡ／Ｄコン
パ］りを必要とするため高価となり、特に入力チャンネ
ル数が多くなるとコスト的に難点が生じる。
小さく、かつ等しくして測定誤差が発生しないようにし
ている。しかし、入力する被測定信号が接地電位を伴っ
ているような場合には測定回路の途中を直流的に絶縁す
る必要があり、このため、例えばトランスやフォトカプ
ラなどを利用したいわゆるアイソレーション回路を設け
ることがよく行なわれる。この場合、アナログの被測定
信号をディジタルに変換して測定するような回路におい
ては１例えばトランスによるアイソレーション回路の場
合、そのトランスがもっている微分特性によってディジ
タル信号が乱されるため、一般にはフォトカプラによる
アイソレーション回路が用いられる。しかしながらこれ
によると、アイソレーション回路の前段にはＡ／Ｄコン
パ］りを必要とするため高価となり、特に入力チャンネ
ル数が多くなるとコスト的に難点が生じる。
この発明は上記の点に鑑みなされたもので、その目的は
、コンパレータとＤ／Ａコンバータを組合せた比較回路
をフォトカプラによるアイソレーション回路を介してデ
ィジタル制御するようにした構成簡単で安価なＡ／Ｄ変
換回路を提供することにある。
、コンパレータとＤ／Ａコンバータを組合せた比較回路
をフォトカプラによるアイソレーション回路を介してデ
ィジタル制御するようにした構成簡単で安価なＡ／Ｄ変
換回路を提供することにある。
以下、この発明を添付図面に示された実施例により詳細
に説明する。
に説明する。
第１図を参照すると、このＡ／Ｄ変換回路は、端子Ａか
ら入力される被測定アナログ信号をディジタル値に変換
するための比較手段１と、アイソレーション回路２を介
して上記比較手段１の比較動作を制御し、かつディジタ
ル値を出力する制御回路３とを備えて構成される。
ら入力される被測定アナログ信号をディジタル値に変換
するための比較手段１と、アイソレーション回路２を介
して上記比較手段１の比較動作を制御し、かつディジタ
ル値を出力する制御回路３とを備えて構成される。
この実施例においては、上記比較手段１は、例えば増幅
器４とコンパレータ５と８ビツトＤ／Ａコンバータ６等
を備えている。被測定入力信号は上記増幅器４を介して
上記コンパレータ５の一方の入力端子に加えられるが、
このとき他方の入力端子には、上記Ｄ／Ａコンバータ６
から出力されたアナログ信号も加えられるようにされて
いる。
器４とコンパレータ５と８ビツトＤ／Ａコンバータ６等
を備えている。被測定入力信号は上記増幅器４を介して
上記コンパレータ５の一方の入力端子に加えられるが、
このとき他方の入力端子には、上記Ｄ／Ａコンバータ６
から出力されたアナログ信号も加えられるようにされて
いる。
このアナログ信号は、上記アイソレーション回路２を介
して上記制御回路３から送られてくる例えば８ビツトの
ディジタル信号がこのＤ／Ａコンバータ６でアナログ値
に変換されたものである。この場合、２つの入力信号の
大小関係が例えば被測定信号＞Ｄ／Ａコンバータ出力な
らｒＯＪ レベルで、その反対ならば「１」レベルの比
較出力が、上記コンパレータ５から上記アイソレーショ
ン回路１を介して制御回路３へ送出されるようになって
いる。
して上記制御回路３から送られてくる例えば８ビツトの
ディジタル信号がこのＤ／Ａコンバータ６でアナログ値
に変換されたものである。この場合、２つの入力信号の
大小関係が例えば被測定信号＞Ｄ／Ａコンバータ出力な
らｒＯＪ レベルで、その反対ならば「１」レベルの比
較出力が、上記コンパレータ５から上記アイソレーショ
ン回路１を介して制御回路３へ送出されるようになって
いる。
上記制御回路３は、例えば上記アイソレーション回路２
を介して上記比較手段１と信号の受は渡しをするＩ１０
ボー１−７と、８ビツト構成のＲＯＭ、ＲＡＭ、マイク
゛ロプロセッサなどを含むＣＰＵ８とを備えている。上
記のように構成された制御回路３において、上記コンパ
レータ５からの比較出力は、アイソレーション回路２を
介してＩ１０ポー１−７に入力されるが、この比較出力
がもし「０」レベルならば、上記Ｃ：ＰＵ８からは、上
記■／○ボート７とアイソレーション回路２を介して例
えば８ビツトの「→−１」加算信号が上記比較手段ｌの
Ｄ／Ａコンバータ６へ送出される。上記加算信号は、こ
れと同時に出力端子Ｂを介して図示しない他の回路など
にも送出される。また、上記比較出力が例えば「１」レ
ベルの場合には、「１」減算信号が上記同様に出力され
るようになっている。この加算又は減算信号の出力は、
上記Ｄ／Ａコンバータ６によりアナログ信号に変換され
、上記したように被測信号に対して次々と比較される。
を介して上記比較手段１と信号の受は渡しをするＩ１０
ボー１−７と、８ビツト構成のＲＯＭ、ＲＡＭ、マイク
゛ロプロセッサなどを含むＣＰＵ８とを備えている。上
記のように構成された制御回路３において、上記コンパ
レータ５からの比較出力は、アイソレーション回路２を
介してＩ１０ポー１−７に入力されるが、この比較出力
がもし「０」レベルならば、上記Ｃ：ＰＵ８からは、上
記■／○ボート７とアイソレーション回路２を介して例
えば８ビツトの「→−１」加算信号が上記比較手段ｌの
Ｄ／Ａコンバータ６へ送出される。上記加算信号は、こ
れと同時に出力端子Ｂを介して図示しない他の回路など
にも送出される。また、上記比較出力が例えば「１」レ
ベルの場合には、「１」減算信号が上記同様に出力され
るようになっている。この加算又は減算信号の出力は、
上記Ｄ／Ａコンバータ６によりアナログ信号に変換され
、上記したように被測信号に対して次々と比較される。
こＪしらの動作のタイミングは、上記ＣＰＵ８によって
制御されるようになっている。
制御されるようになっている。
」二足アイソレージコン回路２は、上記したように比較
手段１と制御回路３との間に介在して設けられており、
各信号線は４例えばそれぞれ１対の発光ダイオード１１
とフォトトランジスタ１２とからなるフォトカプラ１３
．４３を介して接続されている。この実施例においては
、上記コンパレータ夕５とＩ１０ボート７間には、発光
ダイオード１１がコンパレータ５側に接続され、フォト
トランジスタ１２はＩ１０ボート側に接続された１個の
フォトカプラが設けられている。また、上記Ｄ／Ａコン
バータ６とＩ１０ポー１−７間には１発光ダイオードＩ
ＩがＩ１０ポート７側に接続され、フォトトランジスタ
１２がＤ／Ａコンバータ６側に接続された８個のフォ１
へカプラ１３と、これと同様に接続された２個のフォト
カプラ１３が設けられている。これらのフォトカプラ１
３のうち、上記８個は８ビットのディジタル信号線に用
いらＪｂ、上記２個はデータ保持指令信号とＩ１０ポー
ト７との同期信号を送る制御線に用いられる。
手段１と制御回路３との間に介在して設けられており、
各信号線は４例えばそれぞれ１対の発光ダイオード１１
とフォトトランジスタ１２とからなるフォトカプラ１３
．４３を介して接続されている。この実施例においては
、上記コンパレータ夕５とＩ１０ボート７間には、発光
ダイオード１１がコンパレータ５側に接続され、フォト
トランジスタ１２はＩ１０ボート側に接続された１個の
フォトカプラが設けられている。また、上記Ｄ／Ａコン
バータ６とＩ１０ポー１−７間には１発光ダイオードＩ
ＩがＩ１０ポート７側に接続され、フォトトランジスタ
１２がＤ／Ａコンバータ６側に接続された８個のフォ１
へカプラ１３と、これと同様に接続された２個のフォト
カプラ１３が設けられている。これらのフォトカプラ１
３のうち、上記８個は８ビットのディジタル信号線に用
いらＪｂ、上記２個はデータ保持指令信号とＩ１０ポー
ト７との同期信号を送る制御線に用いられる。
なお、゛上記比較手段１と制御回路３には、絶縁トラン
スを用いて構成されたアイソレーション回路１０を介し
て電源が供給されるようになっている。
スを用いて構成されたアイソレーション回路１０を介し
て電源が供給されるようになっている。
次に、上記のように構成されたＡ、／Ｄ変換回路の作用
を説明する。
を説明する。
まず、被測定信号が端子Ａに加えられ、増幅器４を介し
てコンパレータ５に入力される。一方、Ｉ１０ポート７
とアイソレーション回路２．の各フオドカプラ１３を介
してＣＰＴＪ８から送られてきた８ピノ１へのディジタ
ル信号は、Ｄ／Ａコンバータ６でアナログ信号に変換さ
れ、コンパレータ５に送られる。このＤ／Ａ変換時には
、ＣＰＵ８からの制御信号により８ビツトの信号は一時
的にラッチされ、また、変換のタイミングクロックもＣ
ＰＵ８から与えられる。コンパレータ５からは上記した
ように２つの信号の大小に応じて、「０」レベル又は「
１」レベルの比較出力がアイソレーション回路２のフ第
１・カプラ１３を介してＩ１０ポート７に入力される。
てコンパレータ５に入力される。一方、Ｉ１０ポート７
とアイソレーション回路２．の各フオドカプラ１３を介
してＣＰＴＪ８から送られてきた８ピノ１へのディジタ
ル信号は、Ｄ／Ａコンバータ６でアナログ信号に変換さ
れ、コンパレータ５に送られる。このＤ／Ａ変換時には
、ＣＰＵ８からの制御信号により８ビツトの信号は一時
的にラッチされ、また、変換のタイミングクロックもＣ
ＰＵ８から与えられる。コンパレータ５からは上記した
ように２つの信号の大小に応じて、「０」レベル又は「
１」レベルの比較出力がアイソレーション回路２のフ第
１・カプラ１３を介してＩ１０ポート７に入力される。
ＣＰＵ８は、この入力された比較出力が「０」レベルか
「１」レベルにより、８ピツ１へで構成された「＋１」
の加算信号又は「−１」の減算信号をＩ１０ボート７か
らアイソレーション回路２の各フォトカプラ１３を介し
てＤ／Ａコンバータ６に送出する。この場合、ＣＰＵ８
からの加算信号又は減算信号は、端子Ｂを介して他の回
路にも送られる。
「１」レベルにより、８ピツ１へで構成された「＋１」
の加算信号又は「−１」の減算信号をＩ１０ボート７か
らアイソレーション回路２の各フォトカプラ１３を介し
てＤ／Ａコンバータ６に送出する。この場合、ＣＰＵ８
からの加算信号又は減算信号は、端子Ｂを介して他の回
路にも送られる。
このようにしてＣＰＵ８から送出される加算信号又は減
算信号は、上記同様にＤ／Ａコンバータ６によりアナロ
グ値に変換され、コンパレータ５からその比較出力がア
イソレーション回路２のフォトカプラ１３を介してＩ１
０ポート７に送られる。以上の説明はこのＡ／Ｄ変換回
路に追従比較形の動作をさせた場合であり、第２図にフ
ローチャー１へで示されている。この場合、Ｄ／Ａコン
バータ６が１６ビン１〜変換のものであるときは、ＣＰ
Ｕ８から送出する信号は、上位８ビツトと下位８ビツト
を２分に分けて送ればよい。なお、ＣＰＵａ内のＲＯＭ
に格納するプログラムにより、変換動作を逐次比較形に
することもできる。
算信号は、上記同様にＤ／Ａコンバータ６によりアナロ
グ値に変換され、コンパレータ５からその比較出力がア
イソレーション回路２のフォトカプラ１３を介してＩ１
０ポート７に送られる。以上の説明はこのＡ／Ｄ変換回
路に追従比較形の動作をさせた場合であり、第２図にフ
ローチャー１へで示されている。この場合、Ｄ／Ａコン
バータ６が１６ビン１〜変換のものであるときは、ＣＰ
Ｕ８から送出する信号は、上位８ビツトと下位８ビツト
を２分に分けて送ればよい。なお、ＣＰＵａ内のＲＯＭ
に格納するプログラムにより、変換動作を逐次比較形に
することもできる。
以上の説明から明らかなように、このアイソレーション
回路２を通過する信号はディジタル値であるため、例え
ばアナログ信号のアイソレーションにフォトカプラを用
いる場合の非直線性による不都合などは、この回路構成
においては発生しない。ｌた。ＣＰＵ８からＤ／Ａコン
バータ６にディジタル値を与え、そのアナログ変換値と
被測定信号のアナログ値とをコンパレータ５で比較し、
その比較出力をディジタル的に取り出しているので、従
来のように入力チャンネル側に高価なＡ／Ｄコンバータ
を設ける必要がない。なお、被測定信号が多チャンネル
の場合でも制御回路３は１個でよく、比較手段１とアイ
ソレーション回路２を増設すれば足りる。
回路２を通過する信号はディジタル値であるため、例え
ばアナログ信号のアイソレーションにフォトカプラを用
いる場合の非直線性による不都合などは、この回路構成
においては発生しない。ｌた。ＣＰＵ８からＤ／Ａコン
バータ６にディジタル値を与え、そのアナログ変換値と
被測定信号のアナログ値とをコンパレータ５で比較し、
その比較出力をディジタル的に取り出しているので、従
来のように入力チャンネル側に高価なＡ／Ｄコンバータ
を設ける必要がない。なお、被測定信号が多チャンネル
の場合でも制御回路３は１個でよく、比較手段１とアイ
ソレーション回路２を増設すれば足りる。
第１図はこの発明を適用したＡ／Ｄ変換回路の実施例を
示すブロック線図、第２図は、その動作をマイクロコン
ピュータで制御した場合のフローチャートである。 図中、■は比較回路、２はアイソレーション回路、３は
制御回路、５はコンパレータ、６はＤ／Ａコンバータ、
８はＣＰＵ、１１は発光ダイオード、１２はフォト１ヘ
ランジスタ、１３はフォトカプラである。 特許出願人 １コ置電機株式会社 代理人 弁理士 大 原 拓 也 手続補正書彷式） １．事件の表示 昭和５８年 特 許願 第９７６８１号２、発明の名称 Ａ／Ｄ変換回路 ３、補正をする者 事件との関係 特許出願人 長野県埴科郡坂城町太字坂城６２４９番地日置電機株式
会社 代表者 日 置 恒 明 ５、補正命令の日付 以 上 手続補正書（自発） 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５８年 特許 願 第９７６８１号２、発明の名称 Ａ、 ／ Ｄ変換回路 ３、補正をする者 事件との関係 特許出願人 長野県埴科郡坂城町大字坂城６２４９番地日置電機株式
会社 代表者 日 置 恒 明 ５、補正命令の日付 昭和 年 月 日暗日；同年 月 日）（自
発）６、補正の対象 明細書の「発明の詳細な説明」および ７、補正の内容 （１）明細書、第２頁第７行目に「信号が接地・・・」
とあるを「信号が対地・・・・Ｊと訂正する。 （２）明細書、第４頁第１０行目の［路１を介して・・
・・」とあるを「路２を介して・・・・」と訂正する。 （３）明細書、第５頁第７行目にｒ ｒＬＪ Ｊとある
を１ｉｒ−ＩＪ」と訂正する。 （４）明細書、第６頁第１１行目に「ドアとの・・」と
あるを「ドアの・・・・」と訂正する。 （５）明細書、第８頁第９行目に「を２分に・・・・」
とあるを「を２回に・・・・Ｊと訂正する。 、（６
）明細書、第９頁第１１行調に「比較回路」とあるを「
比較手段Ｊと訂正する。 以 上
示すブロック線図、第２図は、その動作をマイクロコン
ピュータで制御した場合のフローチャートである。 図中、■は比較回路、２はアイソレーション回路、３は
制御回路、５はコンパレータ、６はＤ／Ａコンバータ、
８はＣＰＵ、１１は発光ダイオード、１２はフォト１ヘ
ランジスタ、１３はフォトカプラである。 特許出願人 １コ置電機株式会社 代理人 弁理士 大 原 拓 也 手続補正書彷式） １．事件の表示 昭和５８年 特 許願 第９７６８１号２、発明の名称 Ａ／Ｄ変換回路 ３、補正をする者 事件との関係 特許出願人 長野県埴科郡坂城町太字坂城６２４９番地日置電機株式
会社 代表者 日 置 恒 明 ５、補正命令の日付 以 上 手続補正書（自発） 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５８年 特許 願 第９７６８１号２、発明の名称 Ａ、 ／ Ｄ変換回路 ３、補正をする者 事件との関係 特許出願人 長野県埴科郡坂城町大字坂城６２４９番地日置電機株式
会社 代表者 日 置 恒 明 ５、補正命令の日付 昭和 年 月 日暗日；同年 月 日）（自
発）６、補正の対象 明細書の「発明の詳細な説明」および ７、補正の内容 （１）明細書、第２頁第７行目に「信号が接地・・・」
とあるを「信号が対地・・・・Ｊと訂正する。 （２）明細書、第４頁第１０行目の［路１を介して・・
・・」とあるを「路２を介して・・・・」と訂正する。 （３）明細書、第５頁第７行目にｒ ｒＬＪ Ｊとある
を１ｉｒ−ＩＪ」と訂正する。 （４）明細書、第６頁第１１行目に「ドアとの・・」と
あるを「ドアの・・・・」と訂正する。 （５）明細書、第８頁第９行目に「を２分に・・・・」
とあるを「を２回に・・・・Ｊと訂正する。 、（６
）明細書、第９頁第１１行調に「比較回路」とあるを「
比較手段Ｊと訂正する。 以 上
Claims (1)
- 【特許請求の範囲】 ディジタル信号を受は該信号をアナログ信号に変換して
出力するＤ／Ａコンパ〜りと、該Ｄ／Ａコンバータから
の前記アナログ出力を一方の入力とし被測定アナログ信
号を他方の入力として比較し、その大小に関連してレベ
ル差を有する２つの信号のいずれか一方を比較出力とし
て送出するコンパレータとを有する比較手段と、 該比較手段の前記Ｄ／Ａコンバータに前記ディジタル信
号を送出するとともに、前記コンパレータからの比較出
力により前記送出したディジタル信号と所定のタイミン
グをおいて前記ディジタル信号の加算又は減算信号を送
出する制御回路と、前記比較手段と前記制御回路間に介
在して設けら、れ、前記比較手段と前記制御回路間の各
信号線をフォトカプラにて接続するように構成されたア
イソレーション回路を備えてなるＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9768183A JPS59223022A (ja) | 1983-06-01 | 1983-06-01 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9768183A JPS59223022A (ja) | 1983-06-01 | 1983-06-01 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59223022A true JPS59223022A (ja) | 1984-12-14 |
Family
ID=14198728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9768183A Pending JPS59223022A (ja) | 1983-06-01 | 1983-06-01 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223022A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332651A (en) * | 1976-09-07 | 1978-03-28 | Yokogawa Hokushin Electric Corp | Analog operation unit |
| JPS55110428A (en) * | 1979-02-16 | 1980-08-25 | Mitsubishi Electric Corp | Analog signal input unit |
-
1983
- 1983-06-01 JP JP9768183A patent/JPS59223022A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332651A (en) * | 1976-09-07 | 1978-03-28 | Yokogawa Hokushin Electric Corp | Analog operation unit |
| JPS55110428A (en) * | 1979-02-16 | 1980-08-25 | Mitsubishi Electric Corp | Analog signal input unit |
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