JPS59216191A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はディジタルデータを中央処理装置（ＣＰＵ）の
処理によシ画像メモリに■°き込む際に、拡大等の変換
の種類を示すモードに応じてアドレス変換したデータを
画像メモリに書き込むデータ処理装置に係シ、特に文字
多重放送システム、キャプテンシステムに用いるに好適
なデータ処理装置に関画像データをＣＰＵの処理によっ
てメモリにデータを書き込み、この省、き込丑れたデー
タを処理するシステムとして、例えば文字多重放送、キ
ャプテンが挙げられる。このうち文字多重放送は、テレ
ビ映像信号の垂直帰線期間にディジクル信号を多重して
伝送し、受信機に文字や図形から成る画像情報を表示す
る放送システムである。

この文字多重放送の伝送方式はコード伝送方式と、パタ
ーン伝送方式とに大別できる。コード伝送方式は漢字、
かな、アルファベット等の文字やモザイクパターンを対
応するコードに置き換え、文字やモザイクパターンのパ
ターンデータの代わシにそのコードを伝送し、そのコー
ドによってキャラクタジェネレータから画像パターンを
得る方式である。一方、パターン伝送方式は画像をドツ
トに分解して直接伝送し、画像メモリに書き込む方式で
ある。このパターン伝送方式は任意の形の文字や精細度
の高い図形が伝送できるが伝送速度が遅い。一方、コー
ド伝送方式は伝送速度は早いが、文字の種類及び寸法が
限定され、図形の精細度も劣るといった欠点を有する。

そこでコード伝送方式では限られたキャラクタジェネレ
ータのノくターンデータの不足を解消する為に、そのノ
くターンデータを拡大等の変換処狸後表示する変換モー
ドが考えられる。

以下この変換モードを２倍に拡大する場合を例に取り、
ｉＪ　１図を参照して説明する。拡大モードには基準パ
ターンを画面の横方向に２倍に拡大するＤＢＷモード（
第１図ａ）、縦方向に２倍に拡大するＤ１３Ｈモード（
第１図ｂ）、Ｊｉ従オ黄それぞれの方向に２倍に拡大す
るＤＳＺモード（第１図Ｃ）の３種類がある。

変換モードに際しては、基準データを画１４；メモリに
書き込むときに処理を行ない、読み出し時には何らの処
理も行なわ々い。

これらの拡大モードに対して、一般に次の２つの処理方
法が考えられる。第１に、ソフトウェアによって拡大処
理を行なう方法がある。即ち、伝送されて来たコードに
対する基準パターンのデータを、３種類の拡大モードに
応じてソフトウェアで変換すると共に、書き込むべきア
ドレスを決定し、変換データを画像メモリに布き込む方
法である。この方法では全処理をソフトウェアに依存し
ている為、処理に時間がかかる。さらにソフトウェア自
体が蝮雑になる問題点がある。また、１画面を構成する
画像データが、すべて縦横それぞれ２倍に拡大するＤ８
Ｚモードで伝送された場合、ソフトウェアだけの処理で
は処理が重大となり、伝送データ速度との整合性がとれ
なくなる。

そこで、第２の方法として拡大処理用のキャラクタジェ
ネレータを新たに設け、拡大処理の要求があった時は、
この拡大処理用のキャラクタジェネレータのパターンデ
ータを画像メモリに書き込む方法が考えられる。この方
法は、処理速度が向上すると共に処理手順も簡略化し、
要求を充分満足させるものであるけれども、拡大表示を
しないときの約１メガビツトのキャラクタジェネレータ
の容量は、２倍の容量となりハードウェア構成上重大な
問題点が生じると共に、コストの点でも困難と言わざる
をえない。すなわち、上述の２方法ではいずれも処理時
間、処理容量の点で問題を有する。

〔発明の目的〕

本発明においては、文字身重放送等の画像データの拡大
等の変換表示をする処理にあたシ、変換の種類を示す変
換モードと共に基準パターンを与えることにより、この
基準パターンの自動変換と共に、この変換されたパター
ンを画像メモリへ格納するアドレスを制御し、データの
処理に関するデータの転送効率を向上させることを目的
とする。

〔発明の概要〕

この発明では、基準パターンをデータレジスタに格納し
、この基準パターンの変換のｍＭを示す変換モードをモ
ードレジスタに格納すると共に、表示画面上の先頭アド
レスをアドレスレジスタにセットすることによって、上
記モードレジスタの内容に応じて変換された基壁パター
ンのデータが、画像メモリ上の書き込捷れるべきアドレ
スに自動的に書き込まれる構成とし、データの転送効率
の向上を計っている。

さらに、所定の順序で上記データレジスタに転送される
基準パターンに対するアドレスの指定を、アドレス制御
手段によって制御することによって、基準パターンの転
送毎に先頭アドレスの指定を行なう必要をなくし、転送
効率の向上を計ると共に、処理手順を簡略化している。

〔発明の実施例〕

以下図面を参照して、この発明を文字多重放送の受信機
に適用し、伝送された基準データを２倍に拡大変換する
場合の実施例について説明する。

まず、本発明を文字多重放送の受信機に適用した場合の
画面表示の概略を次に説明する。

一般に文字多重放送の表示画面は第２図に示す如く、画
面の横方向が０〜３１（バッファ分も含む）に分割され
たバイトアドレス、縦方向がθ〜２１５（バッフ７分も
含む）に分割されたラインアドレスを付された構成とな
っている。とのラインアドレスは１ライン毎のアドレス
であって、画像データの縦方向の単位画素に対するアド
レスとなっている。また、上記バイトアドレスは横方向
の８単位画素に対するアドレスとなっており、相方向は
３１　Ｘ　８　＝　２４８単位画素に細分化されている
。

上述の形態で再生画像を構成すると、１画面分のデータ
は約８にバイトのデータで構成され、このデータを蓄積
するメモリのアドレスを指定するには１３ピント必要と
なる。本実施例においては、ダミーとして３ピツト付加
した１６ビツトでアドレス信号を構成し、メモリの１６
ビツトのアドレスは１６ビツトのアドレス信号を８ビツ
トずつに時分割して行なっている。

また、本発明においては、文字多重放送の画像データを
処理するにあたり、データのアクセスを画像の非表示期
間に限ることなく、表示期間にもデータのアクセスを可
能としている。これは第３図に示す如く、表示期間を画
像への表示とメモリへのデータのアクセスとに時分割し
て行なうことにより、伝送データ速度との整合性をとる
為である。以下、データのアクセスのタイミングについ
て説明する。

表示期間（第３図ａ）において８１５　ｆｓｃ　（ｆｓ
ｃ　：色副搬送周波数）の１バイト期間（８１５ｆｓｃ
の８クロック分）を４ビツト期間（４クロック分）ずつ
に分割して、ディスプレイ期間（１＋３＋ａｃ）とアク
セス期間（楊３図ｄ）に分ける。このディスプレイ期間
には画像の表示の為のデータを画像メモリから表示用デ
コーダへ読み出し、アクセス期間にはＣＰＵから画像メ
モリへ必要なデータを書き込み、あるいは画像メモリか
ら必要なデータをＣＰＵへ読み出す。寸だ、ディスプレ
イ期間では、画像メモリのデータは表示の為に常に読み
出されるが、アクセス期間においては、要求に応じて画
像メモリへのアクセスが行なわれる。なお、ＡＧＦ（ア
クセス・ゲート・フロント）信号（第３図ｅ）及びＡＧ
Ｒ（アクセス・ゲート・リア）信号（第３図ｆ）は、そ
れぞれアクセス期間の始址りと終わりを示す１ビツト期
間（１クロック分）の信号である。

以上の手段によシ、不発明ではＣＰＵが画像メモリをア
クセスするアクセス時期が、データの非表示期間に限ら
れることなく表示期間にも可能となシ、データのアクセ
ス効率を向上させている。

以下、本発明に係る実施例のブロック図を第４図に示し
、概要を説明する。なお、本実施例はＣＰＵと画像メモ
リとの間に位置するものであり、上述したアクセス期間
に画像メモリからＣＰＵへのデータの読み出しも可能で
あるが、画像メモリヘのデータの古き込みについてのみ
説明する。

まず、書き込むべきデータのうち、画面上の先頭にある
データのアドレスをデータバス１１０によシアドレスレ
ジスタ４０に転送する。このアドレスのうち、８ビツト
で表わされるラインアドレスはロードパルスＬ１によっ
てラッチされラインアドレスレジスタ４１に、５ビツト
で表わされるバイトアドレスはロードパルスＬ２によっ
てラッチされバイトアドレスレジスフ４２に夫々転送さ
れる。丑だ３種類の拡大モード（ＤＢＷ、　ＤＢＨ９］
Ｊ８Ｚ　）信号がロードパルスＬ３によってラッチされ
拡大モードレジスタ２０に格納されると共に、ロードパ
ルスＬ３によって、アクセス期間の回数を計数するカウ
ンタ５０が０″にリセットされる。そして、書き込むべ
き基準パターンのデータがロードパルスＬ４によってラ
ッチされデータレジスタ１０に格納される。

次に１アクセス制御回路６０が上記拡大モードレジスタ
２０とカウンタ５０の内容に応じて必要な回数のアクセ
ス期間を発生させると共に、基準パターンを拡大したパ
ターンのデータを保持しているバッファ３０から拡大パ
ターンのデータをデータノくス９０へ供給する。また、
アドレス制御回路朋が、上記拡大パターンのデータが格
納されるべき画像メモリ上のアドレスを、拡大モードに
応じて決定し、アドレスレジスタ４０から上記アドレス
をアドレスバス１００へ供給する。そして画像メモリ（
図示せず）への書き込みに必要な制御信号が制御信号発
生回路（図示せず）より与えられ、データが画像メモリ
に書き込まれる。以上の動作によって、基準パターンを
拡大したパターンが画像メモリにソフトウェアによらず
書き込まれる。

上述の如く構成された実施例の各部の動作を次に説明す
る。

第５図はデータバス１１０から供給される基準ノくター
ンのデータをロードパルスＬ４によってラッチし、格納
しておくデータレジスタ１０及び、基準ノくターンを拡
大処理したデータを保持しておくノ（ツファ３０の構成
例を示す回路図である。

通常の書き込み動作（以下ＮＯＲモードという）及びＤ
ＢＨモードにおいては、第１図すに示す如くデータレジ
スタ１０に格納された基準パターンを変換しないでデー
タバス９０に供給すればよく、最初のアクセス期間にバ
ッファ３１が開かれる。さらに、ＤＢＨモードにおいて
は、次のアクセス期間で再びバッファ３１を開く。この
為のイネーブル信号がＮ信号である。

また、上記第１図に示すＤＢＷ及びＤ８Ｚモードにおい
ては第１図ａ、ｃに示す如く基準パターンを横方向に２
倍に拡大した１６ビツトのデータに変換する必要がある
。この１６ビツトの変換データの左８ビツトを保持して
いるのがバッファ３２で、右８ビツトを保持しているの
がバッファ３３である。従って、まず最初のアクセス期
間にバッファμをイネーブルＬ信号によって開き、次の
アクセス期間にバッファ３３をイネーブルＲ信号により
て開くことＫより上記変換データをデータバス９０に供
給する。さらに、ＤＳＺモードでは上記動作を繰シ返す
。

第６図に、上述のイネーブルＮ、　Ｌ、　Ｒ信号を制御
し、拡大モードに応じた同数のアクセス期間を発生させ
るアクセス制御回路６００回路図を示す。

なお、２０は拡大モードを格納する拡大モードレジスタ
、５０はアクセス期間を計数する３ビツトのカウンタで
ある。

まず、第７図に示すアクセス期間の発生に関するタイム
チャートと共に、第６図のアクセス期間発生回路６１を
参照して、アクセス期間の発生について説明する。Ｄ型
フリップフロップ６２の端子ＣＫには、アクセス期間の
発生要求信号が入力される。

このＤ型フリップフロッ兆端子Ｑからはアクセス期間が
必要とされる間″１″が出力されるが、アクセス期間の
終端制御の為に、ＡＧＲ，信号の出力時は出力されない
。Ｄ型フリップフロップ６３の端子Ｑの出力がアクセス
期間信号であり、データとアドレスのイネーブル信号に
用いられる。

まず、データレジスタ１０に基本パターンのデータが格
納されたことを示すロードパルスＬ４（第７図ｄ）の立
ち下シでアクセス期間発生要求が出され、Ｄ型フリップ
フロップ６２の端子Ｑのレベル（第７図ｅ）が′１′と
なる。この端子Ｑが′１′″の期間Ｋ、ＡＧＦ（アクセ
スゲートフロント）信号（第７図ｂ）の立ち上シでＤ型
フリップフロ、ツブ６３の端子Ｑのレベル（第７図ｆ）
は頴”から１′になる。

その後、ＡＧＲ（アクセスゲートリア）信号（第７図Ｃ
）がアンドゲート６４に加えられると、このアンドゲー
ト６４の出力（第７図２）の立ち上りでＤ型フリンプフ
ロソプ６２はリセットされて端子Ｑは１０”になる。一
方、Ｄ型フリップフロップ６３はＡＧＲ信号の立ち下り
でリセットされて端子Ｑは′ＯＮとなる。とのＤ　ｇフ
リップフロップ６３の端子Ｑの出力がアクセス期間信号
Ｔ２である。

また、拡大モードの種類によって、さらにアクセス期間
を発生させる必要が生じた時は、アンドゲート６４の出
力Ｔ１信号を１”にすることにより、再びＤ型フリップ
フロップ６２の端子ＣＫにアクセス期間発生要求を出す
。これにより、以上の動作を反復して第７図の期間Ｔに
示す如く、再びアクセス期間が発生する。

上記アクセス期間発生回数を制御する手段と、バッファ
のイネーブル信号を制御する手段を、第６図の回数制御
回路６５とバッファ制御回路７０を参照して説明する。

拡大の種類を示す拡大モードは、拡大モードレジスタ２
０のＤＳＺ　、　ＤＢＨ、ＤＢＷの各フラグに１″を立
てることで表わされる。すべてのフラグがθ″のときは
拡大処理をしない通常の書き込みモード（ＮＯＲモード
）であることを示す。以上の４種類のモードに応じてバ
ッファ３０とアクセス期間発生回路６１を次の様に制御
する。

ＮＯＲモードではアクセス期間を１回発生させ、Ｎ信号
でバッファ３１を開き、ＤＢ）ｆモードではアクセス期
間を２回発生させ、Ｎ信号でバッファ３１を２回開く。

また、ＤＢＷモードではアクセス期間を２回発生させ、
まずＮ信号でバッファ３２を、次にＮ信号でバッファ３
３を開く。Ｄ８Ｚモードではアクセス期間を４回発生さ
せ、最初の２回のアクセス期間にはＮ信号でバッファ３
２を開き、次の２回のアクセス期間にはＮ信号でバッフ
ァ３３を開く。ここで、アクセス期間の回数金計数する
カウンタ５０の端子ＣＫへは、アンドゲート６６からの
信号が供給されており、このカウンタ５ｏはこの信号の
立下凱即ち拡大モードのときのアクセス期間の立下シで
計数をする。以上の制御方法をまとめた表が第１表であ
る。

第１表 上述のアクセス期間を発生させる為に、アクセス期間の
回数制御回路妙では、アクセス期間を１回要求するＪ、
４（ｉ号と、拡大モードレジスタ２ｏとアクセス期間の
回数を計数するカウンタ５ｏによってさらに１回要求す
るＡＩ＠号又１ｌ−１Ｌ３回要求するＡ３信号を得、ノ
アゲート６７を介して、アクセス期間発生回路６１に供
給している。ここでＡ１信号はアンドゲート６８によっ
てＤＢＨ、Ｉ）ＢＷモードのアクセス期間を規定する為
に、１回出力され、Ａ３信号はアンドゲート６９によっ
てＤＳＺモードのアクセス期間を規定する為に３回出力
される。

また、バッファ３０の選択を拡大モードレジスタ２０と
カウンタ５０の内容によって制御する如くバッファ制御
回路７０は構成されている。拡大モードレジスタ２０の
ＤＢＷ、］）ＳＺフラグか共に６０′″のとき、すなわ
ちＮＯ几又はＩ）ＢＨモードのときは、カウンタ５０の
内容にかかわらずアンドゲート７３よυＮ信号を出力す
る。また、ＤＢＷモードでカウンタ５ｏの最下位ビット
の端子ｃｏの出力が”０”のとき、又はｂｓｚモードと
カウンタの端子ＣＩの出力が”０１１のとき、オアゲー
ト７１よｆｉＬ信号を出力する。さらに、ＤＢＷモード
でカウンタ５０の端子ｃｏの出力が１”のとき、又はＤ
ＳＺモードでカウンタ５ｏの端子Ｃ！の出力が１”のと
き、オアゲート７２よりＮ信号が出力される。以上のイ
ネーブルＮ、Ｌ、１（、信号は、アン４トゲ−ドア３〜
７７によシアクセス期間信号Ｔ２が１”のときに限り出
力される。

以上に述べたアクセス制御回路６０によれば、基準パタ
ーンをデータレジスタ１０ヘセツトするととにより、拡
大モードに応じた拡大パターンをアクセス期間中に画像
メモリＫｙｆ！Ａ′き込むことができる。

しかし、このままでは一連の基準パターンによって構成
されている標準文字を拡大処理する際には、基準パター
ンをデータレジスタ１０ヘセツトする毎に、アドレスレ
ジスタ４０にアドレスをセットし直さなければならない
。そこで、第８図ａに示す４８個の基本パターン（２バ
イト×２４ビツト）で構成されている標準文字を一単位
として、アドレス制御を行なうことにより、本実施例で
はデータの処理効率を向上させている。すなわち、標準
文字の初期アドレスをアドレスレジスタ４０にセットす
ることによシ、以下一連の基準パターンのアドレス制御
を可能としている。なお、標準文字を構成している基準
パターンは、第８図ａのかっこを付した数字の順序でデ
ータレジスタ１０に送られてくるものとしている。また
、拡大表示をしない場合のアドレス制御はＮＯＲモード
専用のアドレス制御回路（図示せず）によって行なうも
のとする。

以下第８図及び第９図を参照して、拡大処理にオケるア
ドレス制御について説明をする。

第８図ａに示す標準文字において、基本ノくターンが（
１）　、　（２）　、・・・、　　（４８）の順序で送
られて来る為に、効率良く処理するにはＤＢＷ及びＤＢ
Ｈモードでは（１）　−１、（１）−２、（２）　−１
、（２）−２、・・・、（４８）−２の順序で、また、
Ｄ８Ｚモードでは（１）−１（１）（１）−２。

（１）−３、（１）−４、（２）　−１、・・・、（４
８）−４の順序に処理する必要がある（第８図す、　ｃ
、　ｄ　）。なお、Ｄ８Ｚモードでは（１）　−１、（
１１−３、（１）−２、（１）　−４の順序で処理する
ことも可能である。

従って、初期設定された（１）−１のアドレス（第８図
においてはラインアドレス０．）（イトアドレスＯ）を
、各拡大モードに応じてアクセス期間の立下りで制御し
なければならない。以下ＤＢＷモードを例にとり、アド
レス制御について説明する。

第８図すに示す如（（１）−１から（２）−２まではノ
くイトアドレスを１づつ増加すればよい。（２１−２か
ら（３）−１へはバイトアドレスを３減少させ、ライン
アドレスを１増加させる８犬がある。以下、この４動作
を１組として（４８）　−２までアドレス制御を行なう
。これらのアドレス制御をカウンタ５０の値によって拡
大モード毎にまとめたものが第２表である。表中、Ｂｕ
ｐはアクセス期間の立下りでバイトアドレスレジスタ４
２を＋１．Ｂｄｏｗｎはバイトアドレスレジスタ４２　
ｆ　−１、Ｂｒｅｓｅｆハハイト７　）’レスレジスタ
４２を初期アドレスに戻す、すなわち−３することを示
す。Ｌｕｐ　、　Ｌｄｏｗｎについても、それぞれライ
ンアドレスレジスタ４１を＋１．−１するものとする。

第２表 以上のアドレス制御を行なうアドレス制御回路８０の回
路図を第９図に示す。カウンタ５０及び拡大モードレジ
スタ２０の内容に応じて、バイトアドレスレジスタ４２
及びラインアドレスレジスタ４１を制御するＢｕｐ　、
　Ｂｄｏｗｎ　、　Ｂｒｅｓｅｔ　、　Ｌｕｐ　、　Ｌ
ｄｏｗｎ信号が、アクセス期間でゲートされたＡＧＲ信
号（第７図ｆ）に規定されてノアゲート８１〜８４及び
ナントゲート８５から出力される。

上述の如く、アドレス制御回路８０のアドレス制御によ
シアドレスレジスタ４０は制御される。ここで、Ｂｒｅ
ｓｅｔはバイトアドレスレジスタ４２の内容ヲ−３させ
る制御信号であり、通常の手段では３個の制御パルスが
必要となる。しかし、本実施例においては１個の制御パ
ルス、すなわちＢｒｅｓｅｔ信号によってバイトアドレ
スレジスタ４２の内容を−３する操作を行う為に、第１
０図に示す回路構成により実現している。これは、バイ
トアドレスレジスタ４２の内容を−３するという動作を
＋１して−４するという動作に分解することによＰて可
能としている。

つまシ、５ビツトのバイトアドレスレジスタ４２ヲ上位
３ビツトのカウンタ４３と下位２ビツトのカウンタ４４
で構成することにより、同時に上位のカウンタ４３を−
１，下位のカウンタ４４を＋１して、バイトアドレスレ
ジスタ４２の内容を−３している。

次に、下位のカウンタ封の内容によって生ずる上位のカ
ウンタ４３への桁上りの処理について第３表を参照して
説明する。上述の如く、バイトアドレスレジスタ４２の
内容を−３する為に下位２ビツトのカウンタ４４を＋１
し、かつ上位３ビツトのカウンタ４３を−１している。

しかし、下位２ビツトが１１１”のときは＋１すると′
００”となり上位３ビツトへの桁上りが生じる。従って
、上位３ビツトのカウンタ４３’ｚ−１するのを打ち消
すことになる。

以上のＨｒｅｉｅｔ信号の制御と、Ｂｕｐ及び１３ｄＯ
Ｗｎ信号による桁上り又は桁下りの制初）を行ない、上
位のカウンタ４３と下位のカウンタ４４との−ｊの制御
を行なっているのがカウンタ制御回路４５である。

上述のアドレス制御回路８０及びカウンタ制御回路４５
によって制御され、バッファ３０からデータバス９０に
供給されているデータの画像メモリ上のア第　　３　　
表 ドレスを指定するのがアドレスレジスタ４０である。

上記の如く、バイトアドレスレジスタ４２はＢｒｅｓｅ
ｔ信号の処理上、上位のカウンタ４３と下位のカウンタ
必に分割される構成となっている。なお、アドレスレジ
スタ４０は、端子ｕｐ、　ｄｏｗｎに入力するパルスの
立上シによって、それぞれ加算あるいは減算計数する。

以上の如く構成される本実施例においては、標準文字等
の拡大処理に除し、拡大モードを拡大モードレジスタ２
０に、表示画向上の先頭アドレスをアドレスレジスタ４
０にセットし、さらに、キャラクタジェネレータ等から
読み出した基本パターンのデータをデータレジスタＩＯ
にセットすることによって、自ｉａ的に拡大モードに応
じた拡大処理を行なう。すなわち、アクセス制御回路６
０．アドレス制御回路８０によってアクセス制御及びア
ドレス制御がハードウェアによって実行される。

その為、データの転送効率が各段に向上し、さらに、拡
大処理に関しても通常の文字パターンデータを画像メモ
リに書き込むのと同様の操作でよいので、ソフトウェア
が複雑になるといった欠点やキャラクタジェネレータ用
のメモリの増大を防ぐことができる。

本発明に係る他の実施例を次に説明する。第１１図はア
ドレスレジスタの他の構成例を示した回路図である。こ
の実施例では、上述したアドレス制御回路８０から出力
され、バイトアドレスレジスタ４２′を初期アドレスに
セットするＢｒｅｓｅｔ信号による制御手段を、アドレ
スバッファ４６を設けることによって実現している。す
なわち、アドレスバッファ４６にはロードパルスＬ２に
よってラッチされた初期アドレスが保持されており　、
　Ｂｒｅｓｅｔ信号によってアドレスバッファ４６から
バイトアドレスレジスタ４２′に初期アドレスがロード
される。

前笑施例ではＢｒｅｓｅ＊信号により、バイトアドレス
レジスタ４２の内容を−３していたが、この実施例にお
いては初期アドレスを保持しているアドレスバッファ４
６からバイトアドレスレジスタ４２′に初期アドレスを
ロードすることによって等価の動作をしている。

上述した実施例においては、２倍の拡大変換について説
明したが、同様の概念でｎ（ｎは３以上の整数）倍の拡
大変換についても実施できる。しかし、ｎ倍の拡大変換
においてアドレス制御を上述したアドレス制御回路８０
によってのみ行なおうとすると、アドレス制御回路８０
は非常に複雑な回路構成となる。そこで、アドレス制御
回路８０から初期アドレスにセットする機能（上述の実
施例においてはＢｒｅｓａｔ信号）を削除し、アドレス
の初期設定は、基本パターンの転送毎に行なうアドレス
制御手段を採用してもよい。上記の手段によるとアドレ
ス設定の回数の増加に伴ない、データの転送効率は多少
低下するが、アドレス制御回路が大幅に簡略化できると
いう利点を有する。

なお、上記標準文字における基本パターンの構成及び転
送順序、ｉたアクセス期間のタイミングは一例であり、
実施例に限定されるものではない。

〔発明の効果〕

上述の如く本発明によれば、画像データの拡大等の変換
表示をする処理にあたり、基準パターン。

変換モード、初期アドレスを与えるのみで、所定の変換
モードに応じて変換された変換データが、画像メモリに
書き込まれ、さらに、次の変換データが書き込まれるべ
き画像メモリ上のアドレスが自動的に指定されるので、
データの転送効率が向上される。従って、伝送データ速
度との整合性をはかることが可能となる。また、変換処
理を指定する手段が、従来の処理とほぼ同一である為に
、ソフトウェアが複雑になるといった欠点がない。

【図面の簡単な説明】

第１図は基準パターンが拡大処理によシ変換される拡大
パターンの例を示す図、第２図は本発明に係るデータ処
理装置の実施例の概要を示すブロック図、第３図は本発
明に係るアクセス期間のタイミングを示すタイムチャー
ト、第４図は処理装置によって表示される表示画面の構
成を示す図、第５図、第６図、第９図及び第１０図は第
４図に示す本実施例のブロック図の詳細を示す回路図、
第７図は第６図に示す回路の動作を説明する為のタイム
チャート、第８図は標準文字の書き込み順序を示す図、
第１１図は本発明に係る他の実施例の一部を示す回路図
である。 １０・・・データレジスタ ２０・・・モードレジスタ ３０・・・バッファ ４０・・・アドレスレジスタ ５０・・・カウンタ ６０・・・アクセス制御回路 ８０・・・アドレス制御回路 （７３１７）　　代理人　弁理士　則近憲佑（ほか１名
）１Ｆ１図 ＜７１） （ｂ） （Ｃ） ■　２　図 軍　７　図 α、チオスフ０し期向 亨　ｇ　口 ｔａｒ　　　　　　　　　　　　（１））Ｂ：＋　　　
　　　　　　　　　　＜ｔｈ′「９図 Ｔ　ｌＯ図 ２ ｃｊｅ（ばぬ

Claims (1)

1. 【特許請求の範囲】 １、基準となるデータを格納するデータレジスタと、 このデータレジスタに格納された基準データの変換処理
   の種顛を示すデータを格納するモードレジスタと、 このモードレジスタの内容に応じて、前記データレジス
   タに格納された基準データを変換した変換データを保持
   するバッファと、 この変換データを画面に表示する為に格納する画像メモ
   リと、 前記バッファに保持されている変換データを、前記画像
   メモリに書き込む際のアドレスを置数するアドレスレジ
   スタと、 このアドレスレジスタあるいは前記バッファに対して、
   前記画像メモリとのデータ制御を行なう期間を規定する
   アクセス信号を、前記モードレジスタの内容に応じた回
   数発生させるアクセス制御手段と、 前記モードレジスタの内容に対応して前記アドレスレジ
   スタの内容を制御するアドレス制御手段とを具備し、 前記アドレスレジスタに一旦アドレス値が設定されると
   前記モードレジスタの内容に対応して、アクセスすべき
   データのアドレス値を設定することを特徴とするデータ
   処理装置。 ２、　アドレスレジスタは、表示画面の２方向のアドレ
   スをそれぞれ指定する第１のアドレスレジスタ及び第２
   のアドレスレジスタから成る特許請求の範囲第１項記載
   のデータ処理装置。 ３、第１のアドレスレジスタ及び第２のアドレスレジス
   タの少なくとも一方は、複数のカウンタと、このカウン
   タ相互の桁上り及び慣下りを制御するカウンタ制御手段
   とから構成され、１個の制御パルスによ９２以上の加算
   あるいは減算計数を行なうととを特徴とする特許請求の
   範囲第２項記載のデータ処理装置。 ４８　第１のアドレスレジスタ及び第２のアドレスレジ
   スタの少なくとも一方は、加算あるいは減算計数するカ
   ウンタと、このカウンタに与えた初期値を保持するアド
   レスバッファとから構成された特許請求の範囲第２項記
   載のデータ処理装置。