JPS592140A - プリノ−マライズ方式 - Google Patents
プリノ−マライズ方式Info
- Publication number
- JPS592140A JPS592140A JP57112156A JP11215682A JPS592140A JP S592140 A JPS592140 A JP S592140A JP 57112156 A JP57112156 A JP 57112156A JP 11215682 A JP11215682 A JP 11215682A JP S592140 A JPS592140 A JP S592140A
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- JP
- Japan
- Prior art keywords
- arithmetic
- operation number
- memory
- operations
- general
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49936—Normalisation mentioned as feature only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、浮動小数点演算火打う演算装置において、Ｒ
Ｘ形命令を実行する際、汎用レジスタからの浮動小数点
データがメモリからの浮動小数点データより先に読出さ
れた場合には直ちにレジスタからの浮動小数点データの
ノーマライズ（正規化）を行うようにしたプリノーマラ
イズ方式に関するものである。
Ｘ形命令を実行する際、汎用レジスタからの浮動小数点
データがメモリからの浮動小数点データより先に読出さ
れた場合には直ちにレジスタからの浮動小数点データの
ノーマライズ（正規化）を行うようにしたプリノーマラ
イズ方式に関するものである。
浮動小数点波Ｘを行う演算装置においては、乗算や除算
など演算を開始する前に演算数のノーマライズを行って
いる。従来のこの種の演算装置においては、ＲＸ形式の
演算命令を実行する場合、汎用レジスタからの演算数及
びメモリからの演算数が揃ってから、ノーマライズ処理
を行っており、これが演算装置の効率的利用の妨げにな
っていた。
など演算を開始する前に演算数のノーマライズを行って
いる。従来のこの種の演算装置においては、ＲＸ形式の
演算命令を実行する場合、汎用レジスタからの演算数及
びメモリからの演算数が揃ってから、ノーマライズ処理
を行っており、これが演算装置の効率的利用の妨げにな
っていた。
本発明は、上記の考察に基づくものであって、浮動小数
点波Ｘを行う演算装置において、ノーマライズ処理を効
率的に行い得るようにしたプリノーマライズ方式を提供
することを目的としている。
点波Ｘを行う演算装置において、ノーマライズ処理を効
率的に行い得るようにしたプリノーマライズ方式を提供
することを目的としている。
そしてそのため１本発明のプリノーマライズ方式は、浮
動小数点演算を行う演算装置において、ＲＸ形式の浮動
小数点演算命令を実行するとき、汎用レジスタからの演
算数がメモリからの演算数よりも先にフェッチされたと
きには、直ちに汎用レジスタからフェッチされた演算数
に対するノ・−マライズ処理を行うことを特徴とするも
のである。
動小数点演算を行う演算装置において、ＲＸ形式の浮動
小数点演算命令を実行するとき、汎用レジスタからの演
算数がメモリからの演算数よりも先にフェッチされたと
きには、直ちに汎用レジスタからフェッチされた演算数
に対するノ・−マライズ処理を行うことを特徴とするも
のである。
以下、本発明を図面を参照しつつ説明する。
第１図は本発明が適用される浮動小数点演算を行う演算
装飲の概要を示す図、第２図は汎用レジスタおよびメモ
リから演算数が同時に読出されたときの動作を示す図、
第３図はレジスタ・アクセスよりメモリ・アクセスが遅
れた場合の動作を示′１″図、第４図は制御系で行われ
る制御動作を説明する図である。
装飲の概要を示す図、第２図は汎用レジスタおよびメモ
リから演算数が同時に読出されたときの動作を示す図、
第３図はレジスタ・アクセスよりメモリ・アクセスが遅
れた場合の動作を示′１″図、第４図は制御系で行われ
る制御動作を説明する図である。
第１図に＆いて、１−Ａとｌ−Ｂは演算データ・レジス
タ、２−Ａと２−Ｂはシフタ、３−Ａと３−Ｂはノーマ
ライズ用のアダー、４は演算部。
タ、２−Ａと２−Ｂはシフタ、３−Ａと３−Ｂはノーマ
ライズ用のアダー、４は演算部。
５は制御系をそれぞれ示している。またＥＡとＥＢは指
数、ＡとＢは仮数、ＤＡとＤＢは最上位ディジットを示
している。最上位ディジットのＤＡＩ蛤析分芒；＊が「
０」の場合には、ノーマライズのため仮数Ａのシフトが
行われ、これに応じて指数ＥＡの減算が行われる。Ｂ側
についても同様である。シフタ２−Ａ、２−Ｂの出力は
演算部に送られ、演算部４によって浮動小数点演算が行
われる。制御系５は演算装置全体を制御するものである
。
数、ＡとＢは仮数、ＤＡとＤＢは最上位ディジットを示
している。最上位ディジットのＤＡＩ蛤析分芒；＊が「
０」の場合には、ノーマライズのため仮数Ａのシフトが
行われ、これに応じて指数ＥＡの減算が行われる。Ｂ側
についても同様である。シフタ２−Ａ、２−Ｂの出力は
演算部に送られ、演算部４によって浮動小数点演算が行
われる。制御系５は演算装置全体を制御するものである
。
ＲＸ形式の演算命令を実行する場合、汎用レジスタから
の演算数の７エツチおよびメモリからの演算数のフェッ
チが行われる。汎用レジスタから読出された浮動小数点
の演算数はレジスタ１−Ａにセットされ、メモリから読
出された浮動小数点の演算数はレジスタ１−Ｈにセット
される。第２図は、汎用レジスタからの演算数とメモリ
からの演算数が同時に対応するレジスタ］ −Ａ、
１−Ｈにセットされた場合の動作を示すものである。レ
ジスタ１−Ａにセットされた演算数のノーマライズが必
要なときには、セットされたサイクルの次の＃３ザイク
ルでＡ側の演算数のノーマライズ処理が行われ、＃４サ
イクルでＡ側の演算数とＢ側の演算とが演算部４で演算
処理され、＃５サイクルで演算結果が出力される。なお
、第２図では、Ｂ側の演算数は、ノーマライズ処理を行
う必要のないものとしている。第３図は、レジスタ・ア
クセスよりメモリ・アクセスが遅れた場合の動作を示−
３−ものである。＃２サイクルで汎用レジスタからの演
算数はレジスタ１−Ａにセットされる。第３図の例にお
いては、バッファ・メモリに所望の演算数が存在しなか
ったとしている。＃３サイクルでＡ １０１１の演算数
のノーマライズ処理が行われる。
の演算数の７エツチおよびメモリからの演算数のフェッ
チが行われる。汎用レジスタから読出された浮動小数点
の演算数はレジスタ１−Ａにセットされ、メモリから読
出された浮動小数点の演算数はレジスタ１−Ｈにセット
される。第２図は、汎用レジスタからの演算数とメモリ
からの演算数が同時に対応するレジスタ］ −Ａ、
１−Ｈにセットされた場合の動作を示すものである。レ
ジスタ１−Ａにセットされた演算数のノーマライズが必
要なときには、セットされたサイクルの次の＃３ザイク
ルでＡ側の演算数のノーマライズ処理が行われ、＃４サ
イクルでＡ側の演算数とＢ側の演算とが演算部４で演算
処理され、＃５サイクルで演算結果が出力される。なお
、第２図では、Ｂ側の演算数は、ノーマライズ処理を行
う必要のないものとしている。第３図は、レジスタ・ア
クセスよりメモリ・アクセスが遅れた場合の動作を示−
３−ものである。＃２サイクルで汎用レジスタからの演
算数はレジスタ１−Ａにセットされる。第３図の例にお
いては、バッファ・メモリに所望の演算数が存在しなか
ったとしている。＃３サイクルでＡ １０１１の演算数
のノーマライズ処理が行われる。
＃４サイクルでＢ側の演算数がレジスタｌ−Ｈにセット
される。Ｂ １ａｌの演算数はノーマライズの必姿のな
いものとされている。＃５サイクルでＡ側の演算数とＢ
側の演算数との演算が演算部４で実行され、＃６ザイク
ルで演算結果が出力される。
される。Ｂ １ａｌの演算数はノーマライズの必姿のな
いものとされている。＃５サイクルでＡ側の演算数とＢ
側の演算数との演算が演算部４で実行され、＃６ザイク
ルで演算結果が出力される。
従来方式では、２個の演算数が揃ってからノーマライズ
処刑を行っているので、＠３図のように、Ｂ側の演舞−
数がバッファ・メモリに存在しないときには、Ｂ ０１
１１の演算数のノーマライズの必要性の有無に関係なく
、＃７ザイクルで演算結果が出力される。ところが、本
発明によれば、Ｂ側の演算数を主メモリからフェッチす
るような場合でも、Ｂ側の演算数のノーマライズ処理が
不要のときには、＃６サイクルで演算結果が得られる。
処刑を行っているので、＠３図のように、Ｂ側の演舞−
数がバッファ・メモリに存在しないときには、Ｂ ０１
１１の演算数のノーマライズの必要性の有無に関係なく
、＃７ザイクルで演算結果が出力される。ところが、本
発明によれば、Ｂ側の演算数を主メモリからフェッチす
るような場合でも、Ｂ側の演算数のノーマライズ処理が
不要のときには、＃６サイクルで演算結果が得られる。
第４図は制御系５で行われる制御動作を説明するもので
ある。
ある。
■ ＲＸ形式の命令か否かを調べる。Ｙｅｓのときには
■の処理を行う。
■の処理を行う。
■ 演算数のアクセスを行う。
■ 演算数アクセスＯｋ、即ち汎用レジスタからの演算
数のフェッチ及びメモリからの演算数の７エツチＯｋで
あるか否かを調べる。Ｙｅｓのときは■の処理を行い、
Ｎｏのときは■の処理を行う。
数のフェッチ及びメモリからの演算数の７エツチＯｋで
あるか否かを調べる。Ｙｅｓのときは■の処理を行い、
Ｎｏのときは■の処理を行う。
■ 汎用レジスタからの演算数のノーマライズが必要で
あるか否かを調べる。Ｎｏのときは■の処理に戻り％Ｙ
ｅｓのときは■の処理を行う。
あるか否かを調べる。Ｎｏのときは■の処理に戻り％Ｙ
ｅｓのときは■の処理を行う。
■ 汎用レジスタからフェッチした演算数のノーマライ
ズを行う。
ズを行う。
■ 演算数のノーマライズが必要であるか否かを調べる
。Ｙｅｓのときは■の処理を行い、Ｎ ｏのときは■の
処理を行う。
。Ｙｅｓのときは■の処理を行い、Ｎ ｏのときは■の
処理を行う。
■ 演算数のノーマライズを行う。
■ 演算部で演算を行う。
以上の説明から明らかなように、本発明によれば、浮動
小数点の演算を効率よく行うことが可能となる。
小数点の演算を効率よく行うことが可能となる。
第１図は本発明が適用される浮動小数点演算を行う演算
装置の概要を示す図、第２図は汎用レジスタおよびメモ
リから演算数が同時に読出されたときの動作を示す図、
第３図はレジスタ・アクセスよりメモリ・アクセスが遅
れた場合の動作を示す図、第４図は制御系で行われる制
御動作を説明する図である。 ］−Ａとｌ−Ｂ・・・演算データ・レジスタ、２−Ａと
２−Ｂ・・・シフタ、３−Ａと３−Ｂ・・・ノーマライ
ズ用のアダー、４・・・演算部、５・・・制御系。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 尤１図 井１ 拝２ 廿３ 什４＃５ 才３図 ＃１ 妊２ ＃う 許４ ９５ 仔６ヤ４図
装置の概要を示す図、第２図は汎用レジスタおよびメモ
リから演算数が同時に読出されたときの動作を示す図、
第３図はレジスタ・アクセスよりメモリ・アクセスが遅
れた場合の動作を示す図、第４図は制御系で行われる制
御動作を説明する図である。 ］−Ａとｌ−Ｂ・・・演算データ・レジスタ、２−Ａと
２−Ｂ・・・シフタ、３−Ａと３−Ｂ・・・ノーマライ
ズ用のアダー、４・・・演算部、５・・・制御系。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 尤１図 井１ 拝２ 廿３ 什４＃５ 才３図 ＃１ 妊２ ＃う 許４ ９５ 仔６ヤ４図
Claims (1)
- 浮動小数点演算を行う演算装置において、ＲＸ形式の浮
動小数点演算命令を実行するとき、汎用レジスタからの
演算数がメモリからの演算数よりも先にフェッチされた
ときには、直ちに汎用レジスタからフェッチされた演算
数に対するノーマライズ処理を行うことを特徴とするプ
リノーマライズ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112156A JPS592140A (ja) | 1982-06-29 | 1982-06-29 | プリノ−マライズ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112156A JPS592140A (ja) | 1982-06-29 | 1982-06-29 | プリノ−マライズ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592140A true JPS592140A (ja) | 1984-01-07 |
Family
ID=14579630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112156A Pending JPS592140A (ja) | 1982-06-29 | 1982-06-29 | プリノ−マライズ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592140A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844060A (ja) * | 1971-10-01 | 1973-06-25 | ||
| JPS5117637A (ja) * | 1974-08-05 | 1976-02-12 | Fujitsu Ltd | |
| JPS51130135A (en) * | 1975-05-07 | 1976-11-12 | Fujitsu Ltd | Information processing system |
| JPS5452945A (en) * | 1977-10-05 | 1979-04-25 | Hitachi Ltd | Floating decimal point arithmetic control unit |
-
1982
- 1982-06-29 JP JP57112156A patent/JPS592140A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844060A (ja) * | 1971-10-01 | 1973-06-25 | ||
| JPS5117637A (ja) * | 1974-08-05 | 1976-02-12 | Fujitsu Ltd | |
| JPS51130135A (en) * | 1975-05-07 | 1976-11-12 | Fujitsu Ltd | Information processing system |
| JPS5452945A (en) * | 1977-10-05 | 1979-04-25 | Hitachi Ltd | Floating decimal point arithmetic control unit |
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