JPS5920987B2 - 倍率可変のデイジタル型電圧計 - Google Patents

Description

【発明の詳細な説明】 この発明はディジタル型電圧計、特にデイジタル式に倍
率可変であつて、遠隔表示装置に対して２点接続だけを
用いて、電圧計によつて測定されるアナログ量を遠隔表
示するように容易に適応する電圧計に関する。

デイジタル型電圧計は、ポンド／平方吋で表わした圧力
及び毎分回転数で表わした回転速度のような種々の物理
量を表示する為、多くの用途がある。

従来のデイジタル型電圧計は上向き−下向き積分器、パ
ルス計数器及び関連した論理回路を持つていて、測定す
べき信号が積分器の入力に供給される入力期間の間、計
数器が発振器で発生されたクロツク・パルスを計数し、
計数器にオーバーフローが生じた時、積分器の入力を入
力信号から遮断して、反対の極性を持つ基準電圧に接続
し、これによつて下向き積分過程を行なわせるようにな
つている。基準電圧の大きさを入力信号の電圧と等しく
すれば、フルスケールが被測定量の選ばれた大きさに等
しくなるように電圧計の倍率が決まる。フルスケールよ
り大きさが小さい入力信号を測定する場合、積分器は一
層遅い速度で上向きに積分し、フルスケールの場合と同
じカウント数の後にその積分を反転するが、一層低い電
圧レベルで反転し、積分器がゼロに到達した時の最終的
なカウントから入力期間中のカウント数を差し引いたカ
ウントが、入力電圧信号の大きさの目安になる。多くの
用途では、この測定が行なわれる環境の為、デイジタル
型電圧計の遠隔読出しを行なうことが必要であり、従来
のデイジタル型電圧計では、遠隔表示装置を電圧計の局
部的な位置にある部品と相互接続する為に、使用する各
々の１０進計数器に対して４本の導体を必要とする。一
般に計数器は少なくとも４桁を持つているから、かなり
の数の相互接続導体が必要であることは明らかであり、
これが従来の遠隔表示装置の複雑さ並びに高価の原因で
あつた。更に、従来のデイジタル型電圧計は倍率を容易
に変えることが出来ず、倍率可変にするには、複雑で、
それに伴つて高価な回路を用いている。従つて、この発
明の主な目的の１つは、容易に倍率可変であつて簡単な
回路を用いた改良されたディジタル型電圧計を提供する
ことである。

この発明の別の目的は、電圧計の倍率をデイジタル式に
変えること並びに電圧計をデイジタル式にバーニヤ読取
することである。この発明の別の目的は、複雑化を最小
限に抑えて、２点の相互接続しか必要とせずに、遠隔表
示装置を使えるようにした電圧計を提供することである
。

この発明の別の目的は、自動ゼロ補償式デイジタル型電
圧計を提供することである。

簡単に云うと、本発明の目的を達成するため、本発明に
よる倍率可変のディジタル型電圧計は、入カスイツチ装
置、制御論理回路、積分器、第１及び第２の計数器、発
振器、表示手段、並びに閾値回路で構成される。

入カスイツチ装置は、測定しようとする直流アナログ量
に比例する大きさを持つ入力直流電圧信号を発生する源
に接続された第１の入力、入力直流電圧信号の極性とは
反対の極性を持つ一定の基準電圧源に接続された第２入
力、及び大地に接続された第３の入力を持つ。制御論理
回路は、入カスイッチ装置の第１の入力を作動すること
により電圧計の動作を開始させ、入カスイツチ装置の出
力に接続された積分器が入力直流電圧信号の関数として
上向きに積分するようにする。第１の計数器には、電圧
計のフルスケールを決定するように選ばれたカウントが
プリセツトされている。この第１の計数器は、一定の繰
返し速度でクロツク・パルスを発生する発振器の出力に
接続された第１の入力、及び制御論理回路に接続された
第２の入力を持ち、制御論理回路から第２の入力に印加
された信号に応答して、入力直流電圧信号が積分器に印
加されるのと同時にクロツク・パルスの計数を開始する
。第１の計数器の出力が制御論理回路に接続されていて
、クロツク・パルスのカウントがプリセツトされた値に
到達すると同時に制御論理回路に信号を印加し、第１の
計数器はこの信号によりゼロにりセツトされる。制御論
理回路はこの信号に応答して、入カスイツチ装置の第２
の入力を作動すると共に入カスイツチ装置の第１の入力
を不作動にし、こうして基準電圧源を積分器に接続し、
積分器に下向きの積分を行なわせる。第２の計数器は、
発振器の出力に接続された第１の入力、及び制御論理回
路に接続された第２の入力を持ち、制御論理回路から第
２の入力に印加された信号に応答して、基準電圧が積分
器に印加されるのと同時にクロツク・パルスの計数を開
始する。表示手段は第２の計数器の出力に接続されると
共に、制御論理回路に接続された第２の入力を持つ。閾
値回路は、積分器の出力に接続されていて、積分器の出
力電圧がゼロを通過する時を感知して、信号を発生する
。制御論理回路はこの信号に応答して付能信号を発生し
、付能信号を表示手段の第２の入力に供給する。このた
め表示手段は、閾値回路が積分器の出力ゼロを検出した
時に発生している第２の表示器のカウントを表示する。
この第２の表示器からの表示されたカウントは、被測定
量の大きさを表わす。この時制御論理回路は、入カスイ
ツチ装置の第３の入力を作動して、積分器の入力をゼロ
に保ち、この後の測定に備えて電圧計をゼロ状態にする
。上記の構成の電圧計では、後で詳述するように、第１
の計数器にプリセツトされるカウントを調節することに
より、電圧計の倍率を変えることが出来ると共に、一定
の基準電圧が電圧計のフルスケールに対応する入力直流
電圧に等しくない場合でも、第１の計数器のプリセツト
・カウントを調節することにより、所望のフルスケール
の読みを設定出来る。また、第２の計数器と表示手段と
を離れた位置に配置する場合には、これらを電圧計の他
の部分と相互接続するのに２本の導体で済ますことが出
来る。

即ち、発振器に接続する導体と、制御論理回路に接続す
る導体とである。この発明に特有な特徴は、特許請求の
範囲に具体的に記載されているが、この発明自体の構成
並びに作用は、その他の目的及び利点と共に、以下図面
について説明する所から、最もよく理解されよう。

図面全体にわたり、同じ部品は同じ参照記号で表わされ
ている。第１図には、デイジタル式に倍率を変えること
が出来るこの発明の倍率可変のデイジタル型電圧計の基
本的な構成要素が示されている。

これらの基本的な構成要素は、集積回路として容易に製
造出来る電子式であつて、入カスイツチ手段１０ａと、
スイツチ手段１０ａの出力に接続された積分器１１と、
積分器１１の出力に接続された閾値回路１２と、閾値回
路１２の出力に接続された第１の入力並びにプリセツト
計数器１４の出力に接続された第２の入力を持つ制御論
理回路１３とで構成される。制御論理回路１３の第１の
出力１は、入カスイツチ手段１０の状態を制御する３種
類の異なる信号を逐次的に発生するようになつている。
制御論理回路１３の第２の出力２は、プリセツト計数器
１４を付能し、その後でりセツトする。発振器１５がク
ロツク発生器として作用し、一定の繰返し速度でクロツ
ク・パルスを発生する。スイツチ１０ａが信号入力状態
に作動されたことに応答して、積分器１１がゼロから上
向きに積分するプリセツト計数器１４の付能状態の間、
クロツク・パルスがプリセツト計数器１４によつて最初
に計数される。こＸで云う上向き及び下向きと云う言葉
は、代数的に何等意味を持つものではなく、上向きとは
ゼロから遠ざかることを意味し、下向きとはゼロに近づ
くことを意味する。この後、クロック・パルスが表示計
数器１６と呼ぶ第２の計数器によつて計数される。表示
計数器は、スイツチ１０ａがその基準入力状態に作動さ
れたことに応答して、積分器１１がゼロに向つて下向き
に積分している期間の間、制御論理回路１３の第３の出
力３から計数を行なうように付能される。表示計数器１
６のデータ出力が表示手段１７に供給される。表示手段
１７は、積分器の出力がゼロに達した時に計数器１６の
データが装入される表示バツフアと、このカウントを表
示するように制御論理回路１３の同じ第３の出力３から
付能される適当な表示装置とを含む。電圧計によつて測
定しようとする直流アナログ量に比例する大きさを持つ
信号入力電圧ＶｉＯは、多くの場合に正又は負の極性で
あることがあるから、制御論理回路１３の第４の出力４
が、安定な精密級基準電圧源１８から入カスイツチ手段
１０ａに供給される基準電圧の正しい極性を選択する基
準スイツチ手段１０ｂに接続されている。以上説明した
この発明のデイジタル型電圧計の構成要素は、後で第３
図乃至第５図の回路図について詳しく説明するが、初め
にこの発明を一般的に説明する為、第１図の簡略プロツ
ク図並びに第２図の波形図について、この電圧計の動作
を若干詳しく説明する。この発明の電圧計のフルスケー
ルは次のように定められる。

最初、積分器の出力電圧はゼロである。この期間の後、
入カスイツチ１０ａがＣ位置の状態に作動され、入力信
号電圧ＶｉＯの大きさが、電圧計をフルスケールにする
ような所望の電圧の値に調節される。例えば、１０ボル
トの電圧で電圧計に３６００のフルスケールの読みを生
じさせるとする。更に、基準電圧もこれと同じ大きさを
持つと仮定する。この入力期間の間、入力信号電圧Ｖｉ
ｎがスイツチ１０ａの位置Ｃを介して積分器１１に印加
され、第２ａ図に示すように、積分器を（ゼロから）上
向きに積分させる。プリセツト計数器１４にプリセツト
した３６００の選ばれたクロツク・パルスのカウントに
到達すると、これは積分器１１の尖頭出力に対応するが
、計数器１４からの「計数器一杯」信号が制御論理回路
１３に印加され、制御論理回路はその第１の出力に第２
の信号を発生して、入カスイツチ１０ａをＣ印置の状態
からＡ又はＢ位置の状態へ作動する。制御論理回路１３
の第４の出力に発生される「極性選択」信号により、基
準スイツチ１０ｂがＡ又はＢ位置の状態に作動され、人
力信号電圧Ｖｉｎとは反対の極性を持つ基準電圧を積分
器１１に印加するようにする。基準電圧が人力信号電圧
と反対の極性であり且つ同じ大きさである為、基準期間
の間、積分器１１は入力期間の時と同じ速度でゼロに向
つて下向きに積分する。この基準期間の長さは、入力期
間と等しいが、この期間中、プリセツト計数器１４は制
御論理回路１３の第２の出力からの適当な信号によつて
不作動にされ、表示計数器１６が制御論理回路の第３の
出力から付能されて、発振器１５によつて発生されたパ
ルスを計数する。積分器１１の出力がゼロの電圧に到達
すると、閾値回路１２が積分器の出力のゼロ交差を検出
し、制御論理回路１３がそれに応答してパルスを発生し
、これがその第３の出力から送出されて表示計数器１６
を不作動にすると共に、その最終的なカウントを表示バ
ツフアへ転送する。この倍率決定手順では、基準電圧が
入力信号電圧と等しいから、表示計数器１６の最終的な
カウントはプリセツト計数器１４の３６００カウントで
ある。表示バツフアに計数器１６のカウントが装入され
ると、これがこの最終的なカウントを、利用する特定の
表示素子へ転送する。それまでにプリセツト計数器１４
は不作動にされた直後にりセツトされており、表示計数
器１６は不作動にされた後に自動的にりセツトされるこ
とが好ましい。この発明の電圧計の種々の構成要素はこ
の時再びそのゼ口状態又は初期状態にあり、電圧計は所
要の電圧測定を行なうことが出来る状態にある。前に述
べたように、また第２ａ図を見れば判るように、上に述
べた最初の倍率決定手順では、入力信号電圧と基準電圧
の大きさが等しいことが必要であり、この結果、入力期
間と基準期間は持続時間が等しい。

即ち、表示計数器１６の表示カウントはプリセツト計数
器１４のプリセット・カウントに等しい。３６００のフ
ルスケール・カウントに対し、積分器の出力電圧が第２
ａ図に示す実線をたどると仮定する。

１０ボルトの入力によつて表示されるカウントが５００
０になるように電圧計の倍率を定めたい場合、この５０
００のカウントが計数器１４にプリセツトされ、電圧計
は前に述べたのと同じように作動されるが、今度は積分
器１１が、第２ａ図に実線を延長した破線で示すように
、一層高い出力電圧まで上向きに同じ速度で積分する点
が異なる。

５０００のプリセツト・カウントに到達すると、破線で
示すように、積分器１１がゼロに向つて下向きに計数す
る。

この場合も、入力期間は基準期間と等しく、そのいづれ
も３６００のフルスケール・カウントの場合より持続時
間が比例的に一層長い。この電圧計の倍率を定めた後、
電圧計に１０ボルトの入力があると、表示される読みが
３６００になると仮定すれば、この電圧計は測定すべき
直流アナログ量に比例する大きさを持つ入力直流電圧信
号の測定に利用することが出来る。

即ち、第２ｂ図について説明すると、１０ボルトの入力
に ３対して３６００になると云う倍率であると仮定す
ると、電圧計に７，５ボルトの入力信号があると、積分
器の出力電圧は、第２ａ図の倍率決定手順の時の対応す
る入力期間中の勾配よりも入力期間中の勾配が低い実線
をたどる。３６００のプリセツ １ト・カウントに到達
した後、積分器は倍率決定手順の時と同じ勾配で、基準
期間の間下向きに積分する。

この結果、表示計数器１６に累積される２７００の表示
カウントは、積分器の尖頭出力電圧（垂直の矢印で示す
）が、第２ａ図に示した倍 １率決定手順の時に到達し
た値まで上昇しなかつた為、プリセツト・カウントより
小さい。電圧計で測定しようとする直流アナログ量がフ
ルスケールの読みをこえ、この結果信号入力電圧Ｉｎが
仮定した１０ボルトの公称フルスケールより大きい場合
、積分器１１は、第２ｂ図に破線で示すように、第２ａ
図に示したフルスケールの場合の勾配より一層急な勾配
で上向きに積分する。この為、入力期間の終りに、積分
器の出力電圧は一層大きな大きさに到達する。同じ基準
電圧を使うから、基準期間の間の積分器の出力電圧の勾
配はいつも同じであり、この為、第２ｂ図に破線の積分
器電圧で示すように、表示されるカウントはフルスケー
ルをこえる。超過速度又は過大圧力の用途等では、被測
定量が時によつて公称値（フルスケール）をこえること
があるから、このように範囲をこえても表示し得ること
は電圧計にとつて不可欠である。第２ｃ図はプリセツト
計数器１４の動作を示している。即ち、入力期間の間、
プリセツト計数器の出力が゛高”であつて、計数をして
いることを表示し、プリセツト・カウントに到達すると
、計数器の出力が６低゛（不作動）になり、この計数器
が次の入力期間で次の計数サイクルを開始する時まで、
゛低”状態にと文まる。第２ｄ図は表示計数器１６の動
作を示している。これは入力期間の間゛低゛状態にと〜
まり、計数器１４がプリセツト・カウントに到達すると
、表示計数器１６がその゛高”状態（付能）に切替わり
、計数を開始し、基準期間の持続時間にわたり計数を続
ける。基準期間の終りに、表示計数器１６の出力が再び
゛低”状態に切替わり、この後の基準期間になるまでこ
の゛低”状態にと〜まる。第２ｄ図で表示計数器の”高
”状態が続くことを示す破線は、第２ｂ図の一層長い基
準期間の場合である。従つて、表示カウントが次の式に
よつて決定されることは明らかである。こうして、プリ
セツト計数器１４の調節を利用して表示されるカウント
の倍率をデイジタル式に決定し、この簡単な手順の為、
この発明のデイジタル型電圧計は、普通のデイジタル型
電圧計で使われているよりずつと簡単な手順で倍率可変
にな ５る。

上の式から明らかなように、プリセツト計数器の倍率を
変えることが出来ることにより、フルスケールの（信号
）入力電圧に等しくない基準電圧を使うことも出来る。
前に第２ａ図について説明した時は、回路の動作の説明
を簡単にする為、両方の電圧を等しいと仮定した。電圧
が等しくない場合、プリセツト・カウントは表示される
フルスケールのカウントと同じではないが、それでも逐
次的な簡単な手順により、倍率の調節はやはり容易に行
なうことが出来る。この方法の重要な利点は、上記の式
からも明らかなように、基準電圧がフルスケールの入力
電圧に等しくなくてもプリセツト・カウントの調節によ
り所望のフルスケールの表示カウントを得ることが出来
るため、基準電圧がフルスケールの入力電圧に等しい正
確な電圧である必要はなく、高度の安定性を持ちさえす
ればよいことである。

従来の全てのデイジタル型電圧計は基準電圧の調節を必
要としている。この発明ではこの必要がなくなり、その
結果基準回路は一層簡単になり、一層安い経費で安定性
が改善される。第３図には、入力及び基準スイツチ手段
１０ａ，１０ｂ、積分器１１、閾値回路１２、基準電圧
源１８及びゼロ調節スイツチ手段１１Ｄが略図で示され
ている。

入力、基準及びゼロ調節の各スイッチ手段は、第４図及
び第６図に示す論理表に従つて、フリツプフロツプＦｌ
，Ｆ２及びワンシヨツト・マルチバイブレータＴ１（第
４図の制御論理回路にある）によつて作動される混成ア
ナログ形の２重の単極単投の速動スイツチである。各々
の混成アナログ形スイツチ１０ａ，１０ｂ及び１１Ｄは
スイツチ・パツケージとして作られる。１例として、こ
れはナシヨナル・セミコンダクタ・コーポレーシヨンに
よつて製造されるＡＨＯ／３４ＣＤ型であつてよく、そ
のゲート電極が駆動器の出力に接続された２つのＪ−Ｆ
ＥＴトランジス汐を含み、駆動器の入力が適当な普通の
論理装置（図に示してない）を介して、第１図と対応す
るＡ，Ｂ，Ｃ，Ｄで表わした端子に接続されている。

第３図のＡ，Ｂ，Ｃ，Ｄ端子が第４図に詳しく示す制御
論理回路１３の同様な端子に接続されている。勿論、Ｊ
−ＦＥＴの代りにＭＯＳＦＥＴ又はその他の形式のトラ
ンジスタ・スイツチを使うことが出来、その判断基準は
、速動であつて、導電している時の抵抗値が小さいこと
である。入カスイツチ１０ａのＪ−ＦＥＴｌＯａＣ及び
１０ａＤが夫々端子Ｃ及びＤに関連し、ＪＦＥＴｌＯｂ
Ａ及び１０ｂＢが端子Ａ及びＢに関連している。

Ｊ−ＦＥＴｌＯａＣのソース電極が電圧計の高の信号入
力端子に接続され、ＪＦＥＴｌＯａＤのソース電極が低
の又は大地入力端子に接続されている。

Ｊ−ＦＥＴｌＯｂＡ及び１０ｂＢのソース電極が基準電
圧源１８の＋Ｖ，ｅｆ及び−Ｖｒ８ｆ出力に夫々接続さ
れている。

Ｊ−ＦＥＴｌＯａＣ，ｌＯａＤ，ｌＯｂＡ及び１０ｂＢ
のドレイン電極が抵抗１１ａの入力側の端で一緒に接続
され、その出力側の端が、積分器として接続された演算
増幅器１１ｂの負の極性の入力に接続されている。図を
簡単にする為、電源側路コンデンサ並びに増幅器１１ｂ
及びその他の以下説明する全ての能動装置に対する電圧
源接続は示してない。増幅器１１ｂの出力が漏洩の小さ
いスイツチ１１ｃを介して積分器のコンデンサ１１ｄに
接続され、これが増幅器１１ｂの負の入力に負饋還で接
続されている。積分器の抵抗−コンデンサの時定数は、
入力抵抗１１ａの抵抗値と饋還コンデンサ１１ｄの静電
容量とによつて決定される。下向き積分過程の結果とし
て積分器の出力電圧がまさにゼロを通過する時に、増幅
器１１ｂを迂回するコンデンサ饋還回路を開く為、スイ
ツチ１１ｃは高精密級でなければならない。１例として
、スイツチ１１ｃは、ソース電極が増幅器１１ｂの出力
に接続され、ドレイン電極がコンデンサ１１ｄに接続さ
れ、且つゲート電極がトランジスタ・スイツチ１１Ｄ２
のドレイン電極に接続されているＮ形チヤンネルのＦＥ
Ｔトランジスタであつてよい。

トランジスタ・スイツチ１１Ｄ２のソース電極が−１５
ボルト電源に接続されている。スイツチ１１ｃのゲート
電極は抵抗１１ｇを介して、高利得増幅器１２ａの正の
極性の入力に接続された増幅器１１ｂの出力にも接続さ
れている。増幅器１１ｂの負の極性の入力が並列の抵抗
及びコンデンサから成る安定化進み回路１１ｅを介して
、後で説明する自動ゼロ調節回路で用いる接地されたゼ
ロ・コンデンサ１１ｆに・も接続されている。安定化回
路１１ｅとコンデンサ１１ｆとの接続点が、抵抗を介し
て、ゼロ調節スイツチ手段１１ＤにあるＪ−ＦＥＴｌｌ
Ｄｌのドレイン電極に接続されている。増幅器１２ａ（
これも演算増幅器である）の出力が抵抗１２ｂを介して
その負の入力に接続され、この負の入力から大地に第２
の抵抗１２ｃが接続されている。抵抗１２ｂ及び１２ｃ
が、非反転型増幅器１２ａの順方向の利得を決定し、こ
こで説明している特定の実施例では、この利得が大体５
０である。増幅器１２ａの出力がトランジスタ・スイツ
チ１１Ｄ１のソース電極に接続されている。１１Ｄ１及
び１１Ｄ２の各スイツチの作用は、後で自動ゼロ調節回
路の動作について説明する。

増幅器１２ａの出力は抵抗１２ｄを介して電圧比較器１
２ｅの正の極性の入力にも接続されている。この比較器
は、閾値検出器として作用し、下向き積分過程の後、積
分器１１ｂの出力がゼロを通過する時を検出する。比較
器１２ｅの出力が、第４図について説明するように、制
御論理回路１３の２つの入力に接続される。第３図に示
す回路はアナログ形であり、その動作を次に説明する。

制御論理回路１３及びその他のディジタル回路の動作は
ごく全般的に説明する。動作サイクルは、プリセツト計
数器１４が付能され、入カスイツチ１０ａＣが（その導
電状態又は閉状態に）作動され、こうして入力信号を積
分器１１ｂの入力に印加することによつて開始される。
積分器１１が、プリセツト計数器１４によつて制御され
る入力期間の持続時間の間、入力信号Ｉｎを上向きに積
分する。計数器１４がプリセツトされた数のクロツク・
パルスを計数した時、「計数器一杯］パルスが比較器１
２ｅの出力からの入力信号極性情報を極性フリツプフロ
ツプＦ２に送り、同時に制御論理回路１３にある制御フ
リツプフロツプＦ１をりセツトし、これによつて計数器
１４が不作動にされ且つりセツトされ、スイツチ１０ａ
Ｃが不作動にされると共に、入力信号の極性に応じて、
基準スイツチ１０ｂＡ又は１０ｂＢが作動される。この
時、入力期間が終了し、スイツチ１０ｂＡ又は１０ｂＢ
によつて選択された特定の極性の基準電圧Ｖｒ８ｆが下
向き積分期間の間、積分器１１の入力に印加されるので
、基準期間が始まる。この基準期間の間、表示計数器１
６が付能され、クロツク・パルスを計数する。比較器１
２ｅの入力電圧がゼロを通過し、比較器の出力電圧が状
態を切換える基準期間の終りに、制御論理回路１３にあ
るトリガ回路でパルスが発生されて、ゼロ・タイマのワ
ンシヨツト・マルチパイプレータＴ１をトリガし、これ
によつて計数器１６が不作動にされ、基準スィツチ１０
ｂＡ又は１０ｂＢが不作動にされると共に、入カスイツ
チ１０ａＤ、及びゼロ調節スイツチ１１Ｄ１及び１１Ｄ
２を含むスイツチＤが作動され、ゼロ期間が開始される
。スイツチ１０ａＤが積分器１１の入力を接地し、スイ
ツチ１１Ｄ２が、ＦＥＴスイツチ１１ｃのゲート電極に
−１５ボルトを印加して、これを非導電状態に切換える
ことにより、積分器のコンデンサ１１ｄを遮断し、スイ
ツチ１１Ｄ１がゼロ回路即ち自動ゼロ調節回路を付能し
、増幅器１２ａの出力がゼロ・コンデンサ１１ｆに供給
され、増幅器１１ｂの入力のずれを補償する電圧を設定
する。ゼロ・ループの利得は、ゼロ・コンデンサの電圧
を支援するような入力の差が増幅器１１に対して残つて
いても、それが無視し得るものになるように、十分高く
する（１０６より大きいことが好ましい）。ゼロ・タイ
マＴ１が切れると、スイツチＤが不作動にされ、ゼロ・
コンデンサ１１ｆは充電状態にとどまる。抵抗１１ｅ及
びコンデンサ１１ｆの回路の時定数は、次の入力及び基
準期間の間、コンデンサ１１ｆからゼロ電圧が目立つて
漏洩しないように、十分高くする。ゼロ・タイマＴ１が
切れると、制御フリツプフロツプＦ１がまだセツトされ
ている為、入カスイツチ１０ａＣが作動され、入力期間
、基準期間及びゼロ期間のサイクルが繰返される。基準
電圧源１８は高い安定性を持つ電圧源であれば任意のも
のであつてよいが、倍率可変のデイジタル型電圧計のこ
ｋに説明する特定の実施例の為に、後で説明する高い安
定性を持つ精密級電圧源を示す。基準電圧源が第１の演
算増幅器１８ａを含み、この増幅器１８ａの負の入力端
子から大地へ抵抗１８ｂが接続されている。抵抗１８ｃ
が、陽極が増幅器１８ａの出力に接続されているダイオ
ード１８ｄの陰極から、増幅器の負の入力端子へと、増
幅器１８ａの前後に接続されている。増幅器１８ａは非
反転型であつて、その利得は抵抗１８ｂ＋１８ｃと抵抗
１８ｂとの比によつて決まる。抵抗１８ｃ及びダイオー
ド１８ｄの接続点が抵抗１８ｅを介して増幅器１８ａの
正の入力端子並びにツエナ・ダイオード１８ｆに接続さ
れ、このツエナ・ダイオードの陽極が接地されている。
最後に、抵抗１８０がダイオード１８ｄと抵抗１８ｅの
接続点から＋１５ボルト電源に接続され、この接続点を
正に駆動して増幅器１８ａの導電を開始させると共に、
２次的に若干の負荷電流をツエナ・ダイオード１８ｆに
供給する。このツエナ・ダイオードは、こうしなければ
、完全に増幅器１８ａから供給を受ける。大地に対して
抵抗′１８ｅ及びツエナ・ダイオード１８ｆの両端に発
生する電圧＋Ｖｒ８ｆが、基準電圧源１８の正の極性の
出力であり、信号入力電圧が負の極性だけである場合、
これを単独で利用することが出来る。抵抗１８ｅ及びツ
エナ・ダイオード１８ｆの両端，に接続されたコンデン
サ１８ｇが、Ｊ−ＦＥＴｌＯａＣ及び１０ａＤが導電状
態に切換わる時に発生される過渡状態を沢波するが、他
の形式のスイツチでは必要でないことがある。抵抗１８
ｈの１端がダイオード１８ｄ及び抵抗０１８ｅの接続点
に接続され、他方の端がポテンシヨメータ１８１の第１
の端に接続される。

このポテンシヨメータは、正及び負の極性の基準電圧＋
Ｒ８ｆ及び一Ｒｅｆの大きさを等しくするように調節さ
れる。ポテンシヨメータ１８１のタツプが、１の利得を
持つインバータとして作用する第２の演算増幅器１８ｊ
の負の極性の入力端子に接続されている。増幅器１８ｊ
の出力が抵抗１８１を介してポテンシヨメ一汐１８１の
第２の端に接続される。大地に対して増幅器１８ｊの出
力に発生される電圧−Ｖ，ｅｆが基準電圧源１８の負の
極性の出力である。増幅器１８ｊの出力はコンデンサ１
８ｍを介して大地にも接続され、沢波コンデンサ１８ｇ
と同じように、過渡状態を沢波する。抵抗１８ｎが増幅
器１８ｊの正の極性の入力端子から大地に接続され、増
幅器１８ｊの入力に対するバイアス電流の影響を最小限
に抑える。この発明の倍率可変のデイジタル型電圧計で
は、２つの別々の接地を用いており、これらが低い抵抗
値を持つ抵抗１８ｐによつて隔てられている。

ツエナ・ダイオード１８ｆの陽極に於ける接地接続は小
信号接地と云うことが出来、全てのアナログ信号回路、
即ち電圧計の入力信号端子の低の側、積分器回路１１及
び閾値回路１２で用いられている。この第１の接地を図
面ではナと記してあり、測定する電圧源の位置に於ける
接地である。甲；と記す第２の接地は電力及び論理の接
地であり、制御論理回路１３、プリセツト計数器１４、
発振器１５、表示計数器１６、表示バツフア及び表示装
置１７並びに全ての電源側路コンデンサ（図に示してな
い）に用いられる。第１の接地は全てのアナログ信号回
路に関連しているから、電圧測定は電圧測定の源位置に
於ける接地に対して行なわれ、電圧計の部品（特に遠隔
地にある表示計数器１６及び表示装置１７）の局地並び
に遠隔地の間での電力接地系統の変化によつて、電圧測
定は変わらない。これらの接地が互いに接続されず、ツ
エナ・ダイオード１８ｆの電流が低抵抗の抵抗１８ｐだ
けを流れる場合でも、この発明の電圧計ぱ正しく動作す
る。基準電圧源１８の出力に於ける正確に１０．０ボル
トの基準電圧が正確に１０．０ボルトのフルスケールの
入力信号電圧に対応し、且つフルスケールの電圧入力に
於ける表示される読みが丁度、プリセツト計数器１４に
プリセツトされたパルス・カウント数であることが望ま
しいが、実際的にはこう云う理想的な状態にならない。

温度に対して安定化したツエナ・ダイオードはその特性
電圧が極めて安定であるが、ダイオードごとこの特性電
圧のばらつきは一般に±５％である。従つて、その電圧
が或る正確な値であるようにツエナ・ダイオードで安定
化した基準源にしようとする場合、この電圧源に少なく
とも±５％の調節をすることが必要である。このような
調節は機械的並びに温度の両方の循環的な変化に対して
行なわれなければならず、このような広い範囲の調節を
なくすことが極めて望ましい。基準電圧の調節を省いた
結果、電圧基準が簡単になり且つずつと安定になること
は明らかであろう。上に述べた事情で、基準電圧源１８
の出力に於ける基準電圧は正確に１０．０ボルトではな
く、その為、プリセツト計数器１４の設定状態は所望の
フルスケールの表示される読みとは若干異なる。

プリセツト計数器１４を設定するのに複数個の単極単投
スイツチが用いられ、こう云うスイツチを用いることに
よつてこの計数器を設定するのが容易になる為、基準電
圧が正確に１０．０ボルトであることはもはや不必要で
ある。この為、基準電圧源１８は、１．１の高度に安定
な利得（高い安定性を持つ形式の抵抗１８ｂ及び１８ｃ
の値によつて設定される）を持つ演算増幅器１８ａを含
む非反転回路と、１．０の利得を持つ演算増幅器１８ｊ
を含むインバータとで根本的に構成される。一方の極性
の基準電圧しか必要としない場合、演算増幅器１８ｊを
含むインバータ回路は必要ではない。回路は安定な出力
電圧＋ＶｒＯｆを基準ツエナ・ダイオード１８ｆに対す
る供給電圧として使い、ツエナ・ダイオードに対する極
めて安定な電流源となる。ツエナ・ダイオード１８ｆの
電圧が演算増幅器１８ａの非反転側（正の極性の端子）
に印加され、この演算増幅器の利得が１．０より大きい
から、その出力電圧は抵抗１８ｅを介してツエナ・ダイ
オードに安定な電流を供給する。増幅器１８ａの出力に
あるダイオード１８ｄは、この増幅器が負の飽和状態に
なることがないように保証する。このダイオードがない
と、そう云うことが起り得る。この為、ダイオード１８
ｄは、演算増幅器１８ａがまちがつた極性の向きにツエ
ナ・ダイオード１８ｆを駆動することがないように保証
する。抵抗１８０が、演算増幅器１８ａとは無関係に、
ツエナ・ダイオード１８ｆの両端の電圧を強制的に正し
い向きにする為の電流を供給し、こうしてダイオード１
８ｄが導電状態に駆動されるように保証する。この為、
定格９ボルトのツエナ・ダイオード１８ｆの場合、大地
力いに対して抵抗１８ｅ及びツエナ・ダイオード１８ｆ
の両端に得られる基準電圧源の出力電圧は９×１．１−
９．９ボルトであり、ツエナ電圧がそれ自身の駆動電流
を安定化する為、高度に安定な精密級電圧である。この
９．９ボルトの出力電圧は前に述べた１０．０ボルトの
フルスケールの入力電圧より若干低く、その為、後でプ
リセツト計数器１４について詳しく説明するように、電
圧計表示装置の所望のフルスケールに対し、プリセツト
計数器１４の設定を若干変えることを必要とする。第４
図には制御論理回路１３が略図で示されている。

前に述べたように、制御論理回路の目的は、Ａ，Ｂ，Ｃ
，Ｄスイツチを作動すること、並びにプリセツト計数器
１４を付能並びにりセツトし、表示計数器１６を付能し
、表示計数器１６にある最終的なカウントを表示装置へ
転送することが出来るように表示バツフア及び表示装置
１７を付能することである。基本的には、制御論理回路
１３は、積分器の出力電圧がゼロを通過する時にパルス
を発生するトリガ回路１３ａと、積分器１１の前後並び
に積分器の入力にあるゼロ（自動ゼロ調節）回路を付能
するＤスイツチを作動するゼロ・タイマとしての、繰返
しトリガし得るワンシヨツト・マルチバイブレータＴ１
と、入カスイツチ１０ａをそのＣ位置の状態に作動して
入力信号の積分を行なわせると共に、入力期間の間プリ
セツト計数器１４を付能してその計数動作を開始させる
制御フリツプフロツプＦ１と、入力信号の極性を感知し
、入力信号の極性に応じて基準電圧スィツチＡ又はＢを
作動する極性フリップフロップＦ２とで構成される。ゼ
ロ・タイマＴ１がゼロ期間の計時を完了した後、始動同
期化フリツプフロツプＦ３が、次のクロツク・パルスに
応答して入力期間を開始する。固定防止タイマとしての
繰返しトリガし得るワンシヨツト・マルチバイブレータ
Ｔ２は、極性フリツプフロツプＦ２が不正確に動作した
場合でも、基準期間の間、正しい極性の基準電圧が積分
器１１に印加されるように保証し、最初に電力が印加さ
れる時又は電気系統の妨害によつて回路の動作が狂つた
場合、正しい動作を保証する。次に第４図の略図に示し
た制御論理回路１３の細部並びに第６図の制御論理タイ
ミング波形図について説明すると、ゼロ・タイマＴ１を
トリガするトリガ回路１３ａは、３つのインバータと、
２つのコンデンサと、２つのナンド・ゲートとで構成さ
れる。

制御論理、表示及び計数器の各回路に使われる全ての論
理部品は、１例としては、７４Ｌ論理系統のものである
のが便利である。２つのインバータ１３ａ１及び１３ａ
２の入力が閾値回路１２の出力（比較器１２ｅの出力）
に接続され、３番目のインバータ１３ａ３の入力はイン
バータ１３ａ２の出力に接続されている。

第１のナンド・ゲート１３ａ４は、閾値回路１２の出力
に接続された第１の入力と、インバータ１３ａ１の出力
に接続された第２の入力とを有する。第２のナンド・ゲ
ート１３ａ５はインバータ１３ａ２の出力に接続された
第１の入力とインバータ１３ａ３の出力に接続された第
２の入力とを有する。ナンド・ゲート１３ａ４及び１３
ａ５の第２の入力は、夫々接地されたコンデンサ１３ａ
６及び１３ａ７にも接続されている。トリガ回路１３ａ
の２つの出力（ナンド・ゲート１３ａ４及び１３ａ５の
出力）が、制御フリツプフロツプＦ１を構成する３重の
３入力ナンド・ゲートの１つのナンド・ゲートＦｌａの
２つの入力に接続される。この第１のナンド・ゲートＦ
ｌａの３番目の入力が第３のナンド・ゲートＦｌｃの出
力に接続される。ナンド・ゲートＦｌｂ及びＦｌｃの第
１の入力及び出力が交差結合され、普通のセツトリセツ
ト型フリツプフロツプの相互接続を形成し、ナンド・ゲ
ートＦｌｃに対する第２の入力がプリセツト計数器１４
の出力から来る「計数器一杯」線に接続される。ナンド
・ゲートＦｌｂの第２の入力が始動同期化フリツプフロ
ツプＦ３のＱ出力に接続され、”第３の入力が固定防止
タイマとしての繰返しトリガし得るワンシヨツト・マル
チパイプレータＴ２のＱ出力に接続されている。ナンド
・ゲートＦｌａの出力がゼロタイマとしてのワンシヨツ
ト・マルチバイブレータＴ１のトリガ入力に接続される
。ゼロ・タイマＴ１のＱ出力が始動同期化フリツプフロ
ツプＦ３の直接セツト入力及びＫ入力に接続される。フ
リツプフロツプＦ３のクロック入力が、発振器１５から
クロツク・パルスを供給されるクロツク線に接続される
。フリツプフロツプＦ３のＱ出力がＤスイツチ１０ａＤ
，１１Ｄ１，１１Ｄ２の入力に接続され、便宜上、図で
は、第３図の２つの同じ端子に相互接続される端子Ｄと
して示してある。

フリツプフロツプＦ３のＣ出力がナンド・ゲートＦｌｂ
の第２の入力に接続される。フリツプフロツプＦ３のＦ
３出力は、制御論理回路の内、アナログ・スイツチ論理
回路１３ｂと云うことが出来る部品の中にあるナンド・
ゲート１３ｂ１の第１の入力にも接続される。

このアナログ・スイツチ論理回路１３ｂは入力及び基準
スィツチＡ，Ｂ，Ｃの動作を決定する論理回路である。
制御フリツプフロツプＦ１にあるナンド・ゲートＦｌｂ
のＦ１出力がナンド・ゲート１３ｂ１の第２の入力に接
続される。制御フリツプフロツプＦ１にあるナンド・ゲ
ートＦｌｃ（７）Ｆ１出力がアナログ・スイツチ論理回
路１３ｂにあるナンド・ゲート１３ｂ２及び１３ｂ３の
第１の入力に接続されると共に、表示されるカウントを
表示装置へ転送する表示発生器回路１３ｃの一部分であ
るナンド・ゲート１３ｃ１の第１の入力にも接続される
。適当な値の抵抗及びコンデンサがゼロ・タイマＴ１及
び固定防止タイマＴ２のタイミング入力に接続され、そ
のタイミング期間を決定する。固定防止タイマＴ２のタ
イミング期間は最も長い正常の動作サイクルより長く、
その期間はゼロ・タイマのタイミング期間の約１０倍で
ある。アナログ・スイツチ論理回路１３ｂでは、ナンド
・ゲート１３ｂ３，１３ｂ２，１３ｂ１の出力が夫々イ
ンバータ１３ｂ４，１３ｂ５，１３ｂ６の入力に接続さ
れ、これらのインバータの夫々の出力が、第３図の夫々
の端子と相互接続されるように、第４図に端子として示
したスイツチＡ，Ｂ，Ｃの入力に夫々印加される。極性
フリツプフロツプＦ２は、トリガ回路１３ａにあるイン
バータ１３ａ２の出力に接続された第１の入力と、閾値
回路１２の出力に接続された第２の入力とを有する。フ
リツプフロツプＦ２のクロツク入力が、プリセツト計数
器１４の計数器一杯出力に入力が接続されているインバ
ータの出力に接続されている。極性フリツプフ白ツプＦ
２のＱ出力、即ちＦ２出力が、アナログ・スイツチ論理
回路１３ｂにあるナンド・ゲー口３ｂ２の第２の入力に
接続されると共に、３位置を持つ表示極性スイツチ１３
ｄの負の極性の位置に接続されている。フリツプフロツ
プＦ２のＱ出力、即ちＦ２出力が、アナログ・スイツチ
論理回路１３ｂにあるナンド・ゲート１３ｂ３の第２の
入力に接続されると共に、表示極性スィッチ１３ｄの正
の極性の位置及びインバータ１３ｅ１の入力にも接続さ
れている。アナログ・スイツチ論理回路１３ｂによつて
決定される論理が、第４図のスイツチ論理表に示されて
いる。表示極性スイツチ１３ｄの出力が、表示発生器１
３ｃにあるナンド・ゲート１３ｃ２第１の入力に接続さ
れ、その第２の入力はクロツク線に接続される。ナンド
・ゲート１３ｃ２の出力がナンド・ゲート１３ｃ１の第
２の入力に接続され、その出力はインバータ１３ｅ２を
介して、表示と記した端子を持つ導体に接続する。この
端子は、遠隔地にある表示計数器１６及びバツフア及び
表示装置１７を付能する為に、局地にある装置をこれら
の素子と相互接続する。インバータ１３ｅ１の出力（極
性の端子）は、若し使う場合、被測定電圧の極性を表示
する為、局地にある装置を遠隔地にある表示装置１７と
相互接続する。最後に、クロツク線も、遠隔地にある表
示計数器１６にクロツク・パルスを伝達する為、局地に
ある装置をこの表示計数器と相互接続する、カウント端
子を持つ導体にインバータ１３ｅ３を介して接続される
。多くの用途では、遠隔地にある装置に極性信号を伝達
することは必要でないことがあり、その為、インバータ
１３ｅ２及び１３ｅ３の出力だけが不可欠と考えられる
。表示極性スイツチ１３ｄの第３の位置が大地に接続さ
れ、この位置にある時、被測定電圧の両方の極性が遠隔
地にある表示装置へ伝達される。スイツチ１３ｄが正又
は負の極性の位置にある時、被測定量が同じ極性である
時だけ、被測定電圧が遠隔地にある表示装置に伝達され
る。次に制御論理回路１３の動作、並びにこの発明の倍
率可変のデイジタル型電圧計全体の動作を、電圧計の全
体的な素子については第１図、アナログ及び論理素子の
細部については第３図及び第４図を参照して、そして波
形については第６図の時間線図を参照して説明する。電
圧計に使つた特定のプリセツト計数器１４及びクロツク
発生器である発振器１５の細部は第５図に略図で示され
ているが、この説明にはあまり問題にならない。測定サ
イクルは、第６図の時刻Ｔ。に、第６ａ図に示した制御
フリツプフロツプＦ１のＦ１波形上にｚで表わしたゼロ
期間をゼロ・タイマＴ１が計時し終つた後のクロツクに
よつて、始動同期化フリツプフロツプＦ３がりセツトさ
れた時（そのＱ出力が゛低゛になつた時、第６ｂ図参照
）、開始される。タイマＴ１が計時している間、そのＱ
出力が゛低゛であり、始動同期化フリツプフロツプＦ３
を直接的にセツトする。ＴＯにタイマＴ１のＱ出力が゛
高゛になると、フリツプフロツプＦ３のＫクロツク・ゲ
ートに入り、次のクロツク・パルスによつてＦ３がりセ
ツトされる。ゼロ・タイマＴ１が計時している間、制御
フリツプフロツプＦ１が、１低′２であるフリツプフロ
ツプＦ３のＱ出力によつてセツトされており、制御フリ
ツプフロツプＦ１が゛高゛になる。第６ｂ図及び第６ｃ
図に示すタイミング波形は、フリツプフロツプＦ２，Ｆ
３及びタイマＴ１のＱ出力を表わしており、従つて、タ
イマＴ１のＱ出力は第６ｂ図に示した波形の逆である。
計数器１４の出力の計数器一杯線は、その遊び状態（ゼ
ロ期間）の間、゛高”であり、これによつてナンド・ゲ
ートＦｌｃの出力Ｆ１が６低゛に駆動され、この状態が
フリツプフロツプＦ１のＦ１出力の゛高゛状態としてラ
ツチされる。この為、時刻Ｔ。にフリツプフロツプＦ３
がりセツトされると、入カスイツチＣに関連してアナロ
グ・スイツチ論理回路１３ｂにあるナンド・ゲート１３
ｂ１に対するＦ１・Ｒｊ入力が゛高゛になり、第６ｈ図
の波形に示すように、計数器りセツト線が゛低゛に駆動
されると共に、第６ｆ図の波形に示すように、アナログ
入カスイツチＣが作動されて、入力信号源を積分器１１
の入力に接続する。計数器りセツトを取去ることによつ
てプリセツト計数器１４が付能され、次のクロツク・パ
ルスから計数を始める。入力の（上向き）積分の開始点
をクロツク・パルスと同期させる為に始動同期化フリツ
プフロツプを使うことにより、一般にゲート式計数装置
にみられる１カウントの曖昧さがなくなる。従つて、フ
リツプフロツプＦ３はこの発明の電圧計の動作にとつて
不可欠ではなく、その理由で発振器１５から制御論理回
路１３への接続を第１図に示さなかつたが、これを使え
ば有利な特徴が得られる。フリツプフロツプＦ３を使わ
ない場合、スイツチＣ及びＤに対するアナログ・スイツ
チの論理は、Ｃ＝Ｆ１・Ｔ１及びＤ＝Ｔ１になり、フリ
ツプフロツプＦ３のＱ出力からの２箇所の接続はゼロ・
タイマＴ１のＱ出力から行なわれ、Ｄスイツチに対する
フリツプフロツプＦ３のＱ出力が、タイマＴ１のＱ出力
から加えられる。この発明の倍率可変のデイジタル型電
圧計の動作サイクルの内、入力期間又は測定期間（Ｍで
表わす）と呼ぶ上向き積分部分は、計数器１４がプリセ
ツト・カウントに達し、それに応答して持続時間の短か
い計数器一杯パルスが発生されて第４図の計数器一杯線
に印加される時刻ｔ１に終了する。

計数器一杯パルスが制御フリツプフロツプＦ１をその゛
低゛出力状態にりセツトし、これによつてアナログ・ス
イツチ論理回路１３ｂにあるナンド・ゲート１３ｂ１が
不作動にされると共に、計数器りセツト線を゛高”にし
、プリセツト計数器１４を再びりセツトする。計数器１
４がりセツトされると、計数器１４の出力にあつてプリ
セツト・カウントに達したことを感知するゲートの出力
が終了する。この為、゛低゛状態の計数器一杯パルスは
持続時間が短かく、１例では、クロツク・パルスの持続
時間が約２マイクロ秒であるのに対して約５０ナノ秒で
ある。計数器一杯パルスが、反転された後、極性フリツ
プフロツプＦ２のクロツクに入る（そしてそれを第６ｃ
図に示すように゛高゛状態にする）。このフリツプフロ
ツプは閾値回路１２の出力から供給される極性情報を貯
蔵している。制御フリツプフロツプＦ１がりセツトされ
ると、第４図及び第６図のスイツチ論理表に示すように
、極性フリツプフロツプＦ２の状態に従つて、アナログ
・スイツチ論理回路１３ｂが基準スイツチＡ又はＢに関
連したインバータの出力を゛高”にし、こうして第６図
にＲで示した基準期間の間のサイクルの下向き積分部分
の間、正しい極性の基準電圧が印加されるようにする。

入力信号Ｖｉｎは、第６図に示した最初の２サイクルで
は正の極性であり、次の２サイクルでは負の極性である
。これは第６ａ図の入力期間Ｍの所に示した極性の符号
、並びに第６ｄ図及び第６ｅ図のスイツチＡ及びＢの状
態から明らかであろう。時刻Ｔ２に、積分器の出力がゼ
ロを通過したことに応答して比較器１２ｅの出力が状態
を変えると、トリガ１３ａの回路にあるナンド・ゲート
１３ａ４及び１３ａ５が、変化の向きに関係なく、パル
スを発生する。このゼロ交差パルス又はゼロ・パルスが
ゼロ．タイマであるワンシヨツトＴ１をトリガし、その
結果、始動同期化フリツプフロツプＦ３がセツトされる
（”高”出力状態に切換わる）と共に、自動ゼロ調節ス
イツチＤが作動され、サイクルのゼロ期間が開始される
。この時、積分器１１の入力が接地され、積分器のコン
デンサ１１ｄが遮断され、積分器１１に対するゼロ回路
が付能される。ゼロ・タイマＴ１は繰返しトリガし得る
ワンシヨツト・マルチパイプレータであるから、ゼロ調
節動作中によくある様に、最初のパルスの後にトリガ・
パルスが発生されて、ワンシヨツトＴ１に入るのを防止
しなければならない。これは制御フリツプフロツプＦ１
のＦ１出力をナンド・ゲートＦｌａを介してワンシヨツ
トＴ１のトリガ入力に接続することによつて達成される
。制御フリツプフロツプＦ１はサイクルの下向き積分部
分の間だけりセツトされるので、そのＦ１出力が遠隔地
にある表示計数器及び表示装置に対する制御ゲート信号
となり、第６１図に示すよう ！に、この時これらの素
子が付能され、遠隔地にある計数器が計数することが出
来る。

表示極性スイツチ１３ｄが接地位置にあると、ナンド・
ゲート１３ｃ２の出力が８高”であり、この為、ナンド
・ゲートＦｌｃ（７）Ｆ１出力をナンド・ゲート１３ｃ
１二を通過させて、「表示」出力端子へ送ることが出来
る。これによつて、両方の極性の入力がある時に、カウ
ントを表示装置１７で表示することが出来る。スイツチ
１３ｄが十又は一の位置にあると、信号Ｐ］の代りにク
ロツク・パルスが表示線に送．られ、極性フリツプフロ
ツプＦ２の状態が反対の極性の時、遠隔地の表示計数器
は全く計数しない内にりセツトされる。この為、この極
性の信号に対して実際に電圧計が正常に動作しているの
に、表示装置１７の読みはゼロであり、入力信号がスイ
ツチ１３ｄによつて選定された極性である時だけ、表示
装置１７が被測定量（表示計数器１６の最終的なカウン
ト）の読みを示す。この動作様式は、真空になる惧れが
ある圧力信号、又は一杯に閉じた位置を通りこした行過
ぎがあることがある弁位置信号を表示するような場合に
望ましい。固定防止タイマであるワンシヨツト・マルチ
バイブレータＴ２を用いたのは、極性フリップフロップ
Ｆ２が正しくない極性にセツトされたま匁になり、その
為、積分器１１にゼロに向う下向き積分を指示しなくな
ることがないように保証する為である。電圧計に初めて
電力を印加する時にこの惧れがある。ワンシヨツト・マ
ルチバイブレータ゛Ｔ２は繰返しトリガすることが出来
、一番長い正常の動作サイクルより長い周期を持ち、計
数器一杯パルスによつてトリガされる。正常の状態では
、計数器一杯パルスが発生すると、固定防止タイマＴ２
はトリガ状態を保ち、そのＱ出力が６高”であつて、そ
の為、制御フリツプフロツプＦ１に何の影響もない。然
し、（フリツプフロツプＦ２が間違つた基準極性を指示
した場合などに）比較器１２ｅの入力がゼロを通過しな
くなると、固定防止タイマＴ２の時間が切れ、強制的に
制御フリツプフロツプＦ１をセツトする。この期間中、
始動同期化フリツプフロツプＦ３はりセツトされたまま
であるから、フリツプフロツプＦ１がセツトされたこと
によつてアナログ論理スイツチのナンド・ゲート１３ｂ
１が付能され、プリセツト計数器１４の計数サイクルを
開始させる。この為、積分器１１が飽和していても、固
定防止タイマＴ２は、極性フリツプフロツプＦ２に正し
い極性がセツトされ、装置が回復するように保証する。
表示計数器１６及び表示バツフア並びに表示装置１７に
対する論理回路は、これらの機能を果す為に普通の色々
な形式の回路を利用することが出来るので、特に示して
ない。

こう云う論理回路の１例として、第４図の表示線の出力
に接続される第１の入力、及びインバータを介してカウ
ント線の出力に接続される第２の入力を持つナンド・ゲ
ートを利用することが出来る。こうすると、このナンド
・ゲートは、クロツク・パルスを遠隔地にある計数器１
６にゲートし、制御フリツプフロツプＦ１がりセツトさ
れている間、ゼロから上向きに計数するように計数器１
６を付能するので、「計数」ゲートである。Ｆ１がセツ
トされると、表示線の信号が゛低゛になり、この「計数
」ナンド・ゲートの出力が６低゛になつて、遠隔地にあ
る計数器は計数を停止し、最終的なカウントがその中に
保持された状態になる。表示線回路にあるＲＣ微分回路
が表示線信号の低下を微分し、この結果、カウントが計
数器の記憶ゲートを介して表示バツフアに装入され、そ
こから表示装置へ転送されると共に、次の基準期間に備
えて、計数器をりセツトする。次の計数サイクルの始め
に表示線が゛高゛状態になると、記憶貯蔵信号が”低゛
になり、カウントの前の値を固定する。第５図には、プ
リセツト計数器１４と、クロツク発生器として作用する
発振器１５との細部が示されている。

発振器１５は普通の弛緩発振器であり、ＰＮＰトランジ
スタ１５ａがＮＰＮトランジスタ１５ｂと共に、高速閾
値スイツチとして作用する。弛緩発振器の動作は次の通
りである。トランジスタ１５ａのエミツタ及びコレクタ
電極の間に接続されたコンデンサ１５ｆが、スイツチ１
５ｅによつて選ばれた特定の抵抗（１つ又は複数）を介
して＋５ボルト電源から、コンデンサの電圧が、トラン
ジスタ１５ａのベース電極並びにトランジスタ１５ｂの
エミツタに接続された抵抗１５ｈ，１５１の接続点の電
圧より高くなるまで、充電される。トランジスタ１５ａ
が導電し始めると、トランジスタ１５ｂも導電させ、こ
の為トランジスタ１５ａのベースの電圧が下がり、この
トランジスタが更に導電するようにする。この饋還作用
によつて、コンデンサ１５ｆが非常に急速に放電し、放
電すると、両方のトランジスタは導電しなくなる。この
過程が繰返される。トランジスタが導電している期間中
、抵抗１５ｈ及び１５１の接続点がゼロ・ボルトに駆動
され、この点に持続時間が約０．５マイクロ秒の負に向
うパルスを発生する。抵抗１５１の両端（並びにトラン
ジスタ１５ｂのコレクタとエミツタの間）に直列接続さ
れたダイオード１５ｃ及びコンデンサ１５ｊにより、こ
の負に向うパルスが引伸ばされ、この為、インバータ１
５ｄを通過した後、持続時間が約２．０マイクロ秒の正
の極性のクロツク・パルスが得られる。このように持続
時間を長くしたパルスは、遠隔地にある計数器１６に対
するクロツク・パルスの伝送を簡単にする点で望ましい
。この為、，インバータ１５ｄの出力が、プリセツト計
数器１４と、クロツクと記した端子とに対して、クロツ
ク・パルスを供給する。このクロツク端子は第４図の制
御論理回路のクロツク線並びに遠隔地にある表示計数器
１６に対するクロツク線入力に接続される。発振周波数
は積分器１１の動作に直接的に影響しないが、積分器の
時定数が一定であるから、フルスケールの直流入力があ
つた時の積分器の出力電圧の振幅は、プリセツト・カウ
ントに比例する。積分器が更に一様な振幅で動作するよ
うにする為、発振周波数を符号化された１０％づつの段
階に分けて調節出来るようにし、プリセツト・カウント
の最上位の数字に対応して設定されるようにする。この
時、カウントの下位の数字を丸め、こうしてプリセツト
・カウントの全ての値に対し、積分器の信号対雑音比を
好ましい値に保つ。発振周波数（ＲＣ時定数）の調節は
、４つの抵抗と直列に接続された４つの単極単投スイツ
チ１５ｅによつて行なわれる。これらの抵抗は２進系列
をなす大きさで１ｋ，２ｋ，４ｋ及び８ｋオームの抵抗
値を持ち、適当な組合せでスイツチを閉じると、クロツ
ク周波数に所望の特定の１０％の変化が得られるように
なつている。プリセツト計数器１４は普通の４桁の計数
器であり、計数器りセツト線がゲートとして作用する。

これは、このりセツト線で”高゛である間、計数器がゼ
ロに破算され、計数出来ないからである。プリセツト計
数器１４は３つの１０進計数器１４ａ，１４ｂ，１４ｃ
と２進計数器１４ｄとを有する。４つの４位置形単極単
投スイツチ１４ｅ，１４ｆ，１４ｇ，１４ｈが夫々計数
器１４ａ，１４ｂ，１４ｃ，１４ｄに付設されている。

スイツチ１４ｅ乃至１４ｈ及びスイツチ１５ｅは、何れ
も、囲みの破線で表わす様に、単一の集成体にするのが
便利である。スイツチ１４ｅ，１４ｆ，１４ｇの反対側
がダイオードを介して、多重入力ナンド・ゲート１４１
の入力に接続された共通線に接続されている。スイツチ
１４ｈの４つの出力が一致ナンド・ゲート１４１の他の
４つの入力に接続され、この為、ゲート１４１は実効的
に１６入力のナンド・ゲートになる。スイツチ１４ｅ乃
至１４ｈの設定により、計数器一杯パルスが出る時のプ
リセツト・カウントが決まる。ナンド・ゲート１４１の
出力が計数器一杯と記した端子に接続され、これが第４
図の制御論理回路の対応する計数器一杯端子に接続され
る。１４ｄを２進計数器とした理由は、ツエナ・ダイオ
ード１８ｆがある為、基準電圧源の出力が一定であるが
、場合によつては、全部のＢＣＤｌＯ進計数器を用いて
得られる最大カウント９９９９より、プリセツト・カウ
ントを高くする必要があることがあるからである。

４ビツトの２進計数器は１５まで計数することが出来る
から、３つの１０進計数器と１つの２進計数器を使えば
、得られる最大カウントは１５９９９になる。

こうしてプリセツト計数器１４の回路にあるスイツチ１
４ｅ乃至１４ｈが、標準の直流入力レベルに対する電圧
計のフルスケールの表示をディジタル式に調節出来るよ
うにする。

デイジタル式バーニヤ調節としてこのデイジタル式の倍
率決定を利用すると、電圧計には調節可能な基準や、如
何なるアナログ調節も要らなくなる。こうして計数器１
４ａ乃至１４ｄの組合せで、各計数器の出力から一致ゲ
ート１４１のスイツチ接続により、０から１５９９９ま
でのあらゆるカウントをプリセツトすることが出来る。
基準源の電圧が正確に１０．０ボルトではないから、プ
リセツト計数器１４はこのことを考慮して調節すべきで
あり、その為、プリセツト計数器にセツトされるカウン
トは所望のフルスケールの読みに等しくない。然し、重
要なことは、ディジタル式の倍率決定もデイジタル式の
バーニヤ調節も、スイツチ１４ｅ乃至１４ｈによつて行
なわれ、これにはポテンショメータによる調節の場合に
伴なう機械的な問題がないことである。前述の如く、ス
イツチ１４ｅ乃至１４ｈによつてプリセツト計数器１４
を容易にセツトすることが出来るから、調節出来ない基
準電圧源１８を使うことが出来、その為、基準電圧源が
簡単になり、出力電圧に対して基準電圧を調節する必要
がある場合より、ずつと安定な電圧が得られる。この発
明のデイジタル型電圧計の倍率を決める手順では、表示
計数器１６に所望のフルスケールの読みが得られるよう
にする精密なフルスケール電圧を印加する。

前に述べた例で言えば、精密な１０．０ボルトを電圧計
の信号入力端子に印加し、スイツチ１４ｈ乃至１４ｅは
表示計数器１６に３６００の読みが得られるように調節
する。この３６００の読みを得るには、初めにスイツチ
１４ｈで、表示計数器１６で３６００よりは小さい最大
の読みが得られるまで、その中のスイツチを左から右へ
閉じてゆく。次にスイツチ１４ｇで同じことを行なつて
、３６００よりは小さいが、更にそれに近い読みにする
。スイツチ１４ｆでも同じようにし、最後に１４ｅで行
なう。各々の１０進計数器の場合、一番左のスイツチ（
最上位デイジツト）を閉じたら、後は一番右のスィッチ
（最下位デイジツ（へ）だけは閉じてもよいが、中間の
１つ又は２つのスイツチを閉じてはならないことは当然
である。前に述べた様に、表示計数器のフルスケールを
３６００に設定すると、上に述べた実施例では、基準電
圧が正確に１０．０ボルトの所望のフルスケール電圧で
ない時、プリセツト計数器１４には、若干異なるプリセ
ツト・カウントがセツトされる。この為、スイツチ１４
ｅ乃至１４ｈの数値に注意を払う必要はない。次に、発
振器１５のスィツチ１５ｅを一番近い千位のデイジツト
に設定する。３６００の場合、一番近い千位のデイジツ
トは４０００であり、従つて２進数の４をスイツチ１５
ｅに設定する。

デイジタル型電圧計の倍率を決定した後、電圧基準源１
８の負の極性の出力を、ポテンシヨメータ１８１の調節
により、正の極性の出力と合せる。一方の極性の入力信
号しか使わない場合、この措置は不要である。（図示の
４段の１０進計数器及び４段の２進計数器の代りに）プ
リセツト計数器１４に４段の２進計数器を使うことが、
この発明の電圧計の多くの用途で好ましいことがあり、
これもこの発明の別の実施例である。

全部２進の計数器の利点は、（１）第５図に示した計数
器を使つた時の１６段で得られるのと同じカウントを得
るのに１４段しか必要としないこと、並びに（２）スイ
ツチの全ての組合せがとれるから、電圧計の倍率決定手
順が更に簡単になることである。プリセット計数器１４
は、第５図に示し且つ説明した様に、一部が１０進、一
部が２進であつてもよいし、直ぐ前に述べた様に、全部
２進であつてもよいし、或いは全部１０進であつてもよ
い。

表示計数器１６も、一部が１０進、一部が２進であつて
もよいし、或いは全部１０進であつてもよい。以上の説
明から、この発明が、簡単な回路によつてディジタル式
に倍率可変であると云う望ましい特徴を持つ新規なデイ
ジタル型電圧計を利用出来るようにし、この電圧計が、
倍率可変の特徴を持たせる為に複雑な回路を用いる普通
のデイジタル型電圧計よりも、構成が簡単でずつと低廉
であることが理解されよう。

この発明の電圧計は高い精度を持つと共に、その環境温
度が広範囲に変化しても差支えない。０の乃至５０℃の
温度範囲にわたり、１００００分の１よりよい精度が得
られたが、この精度が入手し易い標準部品を用いて達成
されたのであり、精度並びに安定性が更によい一層高価
な部品を使えば、更に精度が良くなることは当然である
。

電圧計の倍率決定にプリセツト計数器を使い、下向き積
分サイクルに別個の計数器を使い、デイジタル式倍率決
定を電圧計のバーニヤ調節に利用し、基準電圧を調節す
る必要をなくし、上向き一下向き積分器の自動的なゼロ
調節にゼロ饋還回路を用いて、ゼロ補正信号を出す為に
普通使われる標本化及び保持増幅器を避け、逆極性に対
しては表示を抑圧し、複雑化を最小限にして２本の導体
（極性も表示すれば３本）しか使わずに、電圧計の読み
を遠隔地にある表示装置に伝達し得ることは、この発明
の若干の重要な特徴並びに新規な面と考えられる。電圧
計の倍率決定が容易であるから、測定される直流アナロ
グ量を、Ｐｓｉ又はＲｐｍの様な被測定量の実用単位で
表示することが出来る。この発明を説明したが、以上述
べた所から、この発明の変形が考えられることは言うま
でもない。

即ち、プリセツト計数器１４、及び表示計数器１６は夫
々図示の容量より大きくても小さくてもよいし、希望に
より、全部１０進又は全部２進であつてもよい（但し、
表示計数器を全部２進に出来ないことは明白である）。
更に、プリセツト計数器１４は、表示計数器１６の場合
のように、制御論理回路１３からの特定の信号がなくて
も、りセツトすることが出来る。勿論、基準電圧源１８
及び発振器１５は図示以外の形式であつてもよい。．基
準電圧がフルスケール電圧と正確に等しい場合、計数器
１４のプリセツト・カウントが表示計数器１６のフルス
ケール・カウントと等しくなる。表示装置が測定源から
離れた所に配置されない場合、表示計数器１６を省略し
、上向き及び下向きの両方の積分サイクルの間、計数器
１４を作動する普通の適当な論理回路を用いることが出
来る。この論理回路がプリセツト計数器をりセツトして
表示計数器としての機能を付能し、計数器１４が両方の
機能を果すようにする。最後に、制御論理回路１３は第
４図に示した回路以外の回路で構成することが出来る。
唯一の条件は、その出力に同じ作用が得られることであ
る。従つて、特許請求の範囲に記載されたこの発明の範
囲内で、前述のこの発明の特定の実施例を変更すること
が出来ることを承知されたい。この発明は特許請求の範
囲の記載に関連して次の実施態様を取り得る。

（イ）積分器が、負饋還回路に接続された積分コンデン
サを含む増幅器で構成され、スイツチ手段は第３の状態
にある時、積分器の出力電圧が基準期間の終りに丁度ゼ
ロを通過した時に饋還回路の積分コンデンサを遮断する
こと。

（ロ）積分器が、その負饋還回路に接続されていて積分
作用をする第１のコンデンサおよび該積分器の入力に接
続された第２のコンデンサを含む増幅器で構成され、ス
イツチ手段は第３の状態にある時に第２のコンデンサを
積分器の前後の高利得負饋還回路に接続して、ゼロ期間
の間、積分器の入力を自動的にゼロにすること。

（ハ）前記（口）項に於て、積分器の出力に接続された
入力ならびにスイツチ手段に接続されていてゼ口期間の
間、積分器の入力を自動的にゼロにするために積分器の
前後で高利得の負饋還を行なう第１の出力をもつ高利得
増幅器を設け、該高利得増幅器の第２の出力が閾値手段
の入力に接続されることにより、積分器の出力電圧がゼ
ロを通過する瞬間を更に正確に計時するように保証する
こと。

（ニ）計数器手段が測定すべき直流アナログ量の源の近
くに配置された単一の計数器装置で構成されること。

（（ホ）前記（ニ）項に於て、単一の計数器装置が複数
個の相互接続された１０進計数器であること。

（へ）前記（ニ）項に於て、単一の計数器装置が複数個
の相互接続された計数器であり、その若干の計数器が１
０進型であつて残りが２進型であること。（卜）計数器
手段が、測定しようとする直流アナログ量の源の近くに
配置された第１の計数器装置と、測定源から遠隔の位置
にある第２の計数器装置と、発振器の出力を第２の計数
器装置のクロツク入力に接続する第１の導体と、制御論
理手段の第４の出力を第２の計数器装置の付能入力と接
続して電圧計の局地ならびに遠隔地にある部品の相互接
続に２本の導体しか必要としないようにする第２の導体
とを含み、第１の計数器装置はカウントがプリセツトさ
れる計数器であつて入力期間の間クロツク・パルスを計
数し、制御論理手段の第２の出力に接続された付能入力
および制御論理手段の第２の入力に接続された出力を持
つており、第２の計数器装置は基準期間の間クロツク・
パルスを計数し、カウント表示手段も測定源から遠隔の
位置にあつてその第１の入力が第２の計数器装置の出力
に接続されること。

（７）前記（卜）項に於て、第１の計数器装置が複数個
の相互接続された１０進計数器であること。

凹 前記（卜）項に於て、第１の計数器装置が複数個の
相互接続された２進計数器であること。（ヌ）前記（卜
）項に於て、第１の計数器装置が複数個の相互接続され
た計数器であつて、その若干の計数器が１０進型であり
、残りが２進型であること。

四 前記（卜）項に於て、第２の計数器装置が複数個の
相互接続された１０進計数器であること。

（ヲ）前記（卜）項に於て、第２の計数器装置が複数個
の相互接続された計数器であつて、その若干の計数器が
１０進型であり、残りが２進型であること。（ワ）第１
の状態にあるスイツチ手段が、制御論理手段の第１の出
力によつて導電状態に切換えられる第１のトランジスタ
であり、第１のトランジスタが測定すべき直流アナログ
量の源に接続された入力および積分器の入力に接続され
た出力を持つこと。

（力）第２の状態にあるスイツチ手段が、制御論理手段
の第３の出力によつて導電状態に切換えられる第２のト
ランジスタであり、第２のトランジスタが一定基準電圧
源に接続された入力および積分器の入力に接続された出
力を持つこと。

（ヨ）第３の状態にあるスイツチ手段が、制御論理手段
の第５の出力によつて導電状態に切換えられる第３のト
ランジスタであり、第３のトランジスタが大地に接続さ
れた入力および積分器の入力に接続された出力を持つこ
と。（夕）第２の状態にあるスイツチ手段が第２および
第４のトランジスタで構成され、第２のトランジスタは
制御論理手段の第３の出力によつて導電状態に切換えら
れ、第４のトランジスタは制御論理手段の第６の出力に
よつて導電状態に切換えられ、第２および第４のトラン
ジスタが入力信号の極性に従つて選択的に導電状態に切
換えられること。

リ 前記（口）項に於て、第３の状態にあるスイツチ手
段が、制御論理手段の第５の出力によつて導電状態に切
換えられる第３のトランジスタと、制御論理手段の第５
の出力によつて導電状態に切換えられる第５のトランジ
スタと、制御論理手段の第５の出力によつて導電状態に
切換えられる第６のトランジスタとで構成され、第３の
トランジスタは大地に接続された入力および積分器の入
力に接続された出力を持ち、第５のトランジスタはバイ
アス電圧源に接続された入力ならびに第１のコンデンサ
を含む積分器の負饋還回路に接続された漏洩の小さいス
イツチの入力に接続された出力をもち、第５のトランジ
スタは導電状態に切換えられると、漏洩の小さいスイツ
チを非導電にし、こうしてスイツチ手段の第３の状態の
間、第１の積分コンデンサを積分器の入力から遮断し、
第６のトランジスタは、高利得負饋還回路を介して積分
器の出力に接続された入力および第２のコンデンサに接
続された出力を持ち、第６のトランジスタは導電状態に
切換えられると、積分器の前後の高利得負饋還回路を第
２のコンデンサに接続して、ゼロ期間の間、積分器の入
力をゼロにすること。

ノ）計数器手段のデータ入力に複数個のスイツチが接続
されて、選ばれたプリセツト・カウントを設定し、こう
してスイツチの閉状態を正しく選択することにより、電
圧計の倍率をデイジタル式に可変にすること。

ソ）前記（卜）項に於て、第１の計数器装置のデータ入
力に複数個のスイツチが接続され、該スイツチの選ばれ
た閉状態に従つてプリセツト・カウントが設定され、電
圧計の倍率をデイジタル式に可変にすること。

（ト）閾値手段が電圧比較器であること。

ハ 制御論理手段が基準期間の終りにパルス信号を発生
するトリガ回路で構成され、該パルス信号が、カウント
表示手段を付能する制御論理手段の第４の出力に出る信
号を開始させること。

ラ）前記（７）項に於て、更に制御論理手段が、制御フ
リツプフロツプとして作用する第１のフリツプフロツプ
を持ち、第１、第２および第３のナンド・ゲートで構成
され、第１のナンド・ゲ一トの第１および第２の入力が
、積分器の検出された出力電圧が伺れかの向きにゼロを
通過することに対応してパルス信号が発生されるトリカ
ー回路の出力に接続され、第１のナンド・ゲートの第３
の入力が第３のナンド・ゲートの出力に接続され、第１
のナンド・ゲートの出力がゼロ・タイマーとして作用す
る繰返しトリガし得る第１のワンシヨツト・マルチバイ
ブレータのトリガ入力に接続され、第１のマルチバイブ
レータの第１の出力が制御論理手段の第５の出力であつ
て、積分器の出力電圧がゼロを通過するのと略同時に、
スイツチ手段を第３の状態に作動すること。（勾 前記
（ラ）項に於て、第２のナンド・ゲートが、第３のナン
ド・ゲートの出力に接続された第１の入力、第１のマル
チバイブレータの第２の出力に接続された第２の入力、
および固定防止タイマーとして作用する第２のワンシヨ
ツト・マルチバイブレータの出力に接続された第３の入
力をもち、第２のナンド・ゲートの出力が、インバータ
を通過した後に制御論理手段の第１の出力に対応する出
力をもつ第４のナンド・ゲートの第１の入力に接続され
、第１のマルチバイブレータの第２の出力が第４のナン
ド・ゲートの第２の入力に接続され、第２のナンド・ゲ
ートの出力が第３のナンド・ゲートの第１の入力にも接
続され、第３のナンド・ゲートの第２の入力が計数器手
段の第１の出力に接続され、第３のナンド・ゲートの出
力が、インバータを通過した後に制御論理手段の第３の
出力に対応する出力をもつ第５のナンド・ゲートの第１
の入力にも接続され、第３のナンド・ゲートの出力は、
インバータを通過した後に制御論理手段の第６の出力に
対応する出力をもつ第６のナンド・ゲートの第１の人力
にも接続され、前記第６の出力は基準期間中にスイツチ
手段を作動して、スイツチ手段が制御論理手段の第３の
出力によつて作動された時に得られる極性とは反対の極
性をもつ基準電圧を積分器の入力に印加させ、第２のワ
ンシヨツト・マルチバイブレータの入力が計数器手段の
第１の出力に接続されること。

（ウ）前記（勾項に於て、更に制御論理手段が入力信号
の極性を決定しかつ貯蔵する第２のフリツプフロツプを
有し、該フリツプフロツプは、間値手段の出力に接続さ
れた第１の入力、インバータを通過した後の計数器手段
の第１の出力に接続される第２の入力、およびインバー
タを通過した後の聞値手段の出力の反転状態に接続され
る第３の入力を持ち、第２のフリツプノロツプの第１の
出力が第５のナンド・ゲートの第２の入力に接続され、
第２のフリップフロップの第２の出力が第６のナンド・
ゲートの第２の入力に接続され、第４のナンド・ゲート
の出力は、入力期間中に計数器手段を付能する制御論理
手段の第２の出力に対応すること。（イ）前記（ウ）項
に於て、更に制御論理手段が、第３のナンド・ゲートの
出力に接続される第１の入力をもつ第７のナンド・ゲー
トと、第７のナンド・ゲートの第２の入力に接続される
出力を持つ第８のナンド・ゲートとを有し、第８のナン
ド・ゲートは、発振器の出力に接続される第１の入力、
および表示手段で表示しようとするカウントの極性を決
定するスイツチの出力に接続される第２の入力をもち、
該スイツチは、接地された第１の入力と、第２のフリツ
プフロツプ：の第２の出力に接続された第２の入力と、
第２のノリツプフロツプの第１の出力に接続された第３
の入力とをもち、該スイツチの特定の選ばれた閉状態の
位置によつて表示手段で表示しようとするカウントの極
性が決定され、スイツチが第１の入力位置に閉じると、
両方の極性を表示させ、該スイツチは第２の入力位置に
閉じると、正の極性の入力信号に対してのみカウントを
表示することができるようにし、該スィツチは第３の位
置に閉じると、負の極性の入力信号に対してのみカウン
トを表示することができるようにし、第７のナンド・ゲ
ートの出力は、制御論理手段の第４の出力をカウント表
示手段の第２の入力と相互接続する第１の導体に接続さ
れた制御論理手段の第４の出力に対応し、発振器の出力
が、基準期間の間、発振器の出力を計数器手段のクロツ
ク入力と相互接続する第２の導体に接続され、制御論理
手段および発振器を、表示手段および計数器手段の一部
を構成する第２の計数器装置が電圧計の他の部品から遠
隔の位置にある時、該表示手段および第２の計数器と相
互接続するために２本の導体しか必要としないようにす
ること。

（ノ）前記（ニ）項に於て、第１のマルチパイプレ一汐
の第２の出力に直接に接続された第１の入力、および発
振器の出力に接続された第２の入力をもつ第３のフリツ
プフロツプを設け、第３のフリツプフロツプはデイジタ
ル型電圧計の動作の開始を同期させるように作用し、第
３のフリツプフロツプの第１の出力は制御論理手段の第
５の出力であり、第３のフリツプフロツプの第２の出力
が、第２および第４のナンド・ゲートの第２の入力に直
接に接続されること。

（４）倍率可変のデイジタル型電圧計に入力を供給する
ようになつていて、電圧計によつて測定しようとする直
流アナログ量に比例する大きさをもつ入力直流電圧信号
を与える源の出力に接続されるようにした第１のスイツ
チ、入力信号の極性とは反対の極性をもつ一定基準電圧
源に接続されるようにした第２のスイツチおよび大地に
接続されるようにした第３のスイツチをもつスイツチ手
段と、該スイツチ手段の出力に接続される入力をもつ積
分器と、該積分器の出力に接続され、積分器の出力電圧
がゼロを通過することを感知し、それに応答して信号を
発生する閾値手段と、該閾値手段の出力に接続される第
１の入力、およびスイツチ手段の第１のスイツチと連絡
し該第１のスイツチを作動して入力信号源を積分器に接
続して、電圧計の動作を開始させ、積分器の出力電圧の
大きさが入力信号の函数として増加する向きに積分器に
積分を行わせる第１の出力をもつ制御論理手段と、一定
の繰返し速度でクロツク・パルスを発生する発振器と、
倍率可変のデイジタル型電圧計のフルスケールに対応す
るカウントがプリセツトされることによつて、電圧計の
倍率をデイジタル式に可変にするようになつていて、発
振器の出力に接続された第１の入力および制御論理手段
の第２の出力に接続された第２の入力をもつ第１の計数
器とを設け、第１のスイツチを介して入力信号電圧が積
分器に印加されると、制御論理手段の第２の出力におけ
る信号レベルに第１の変化が起つて、入力信号の印加と
同時に第１の計数器に於けるクロツク・パルスの計数を
開始させ、第１の計数器の出力が制御論理手段の第２の
入力に接続され、クロツク・パルスのカウントがプリセ
ツト・カウントに到達するのと同時に第２の入力に信号
を印加し、制御論理手段はスイツチ手段の第２のスイツ
チと連絡する第３の出力をもつていて、第２のスイツチ
を作動して基準電圧源を積分器に接続し、積分器の出力
電圧の大きさがゼロに向つて減少する反対向きに積分器
に積分を行わせ、更に、発振器の出力に接続される第１
の入力および制御論理手段の第４の出力に接続される第
２の入力を持つ第２の計数器と、該第２の計数器の出力
に接続される第１の入力を持つていてそのカウントを表
示する手段とを設け、第２のスイツチを介して基準電圧
が積分器に印加されると、制御論理手段の第４の出力に
於ける信号レベルに第１の変化が起つて、基準電圧の印
加と同時に第２の計数器に於けるクロツク・パルスの計
数を開始させ、カウント表示手段は制御論理手段の第４
の出力・に接続された第２の入力をもち、積分器の出力
電圧がゼロを通過したことに応答して閾値手段で発生さ
れた信号により、制御論理手段の第４の出力に於ける信
号レベルに第２の変化が起つてカウント表示手段を付能
し、閾値手段が積分器の出力がゼロであることを検出し
た時に発生している第２の計数器のカウントを表示させ
、該カウントは被測定量の大きさを表わし、制御論理手
段はスイツチ手段の第３のスイツチに連絡する第５の出
力を持つていて、第３のスイツチを作動し、積分器の入
力を大地に接続して、この後の測定に備えて、電圧計の
ゼロ状態を達成するため、積分器の入力をゼロ・ボルト
に保つこと。

ク）倍率可変のデイジタル型電圧Ｊｋ入力を与えるよう
になつていて、電圧計によつて測定しようとする直流ア
ナログ量に比例する大きさを持つ入力直流電圧信号を与
える源の出力に接続されるようにした第１のスイツチ、
入力信号の極性とは反対の極性をもつ一定基準電圧源に
接続されるようにした第２のスイツチおよび大地に接続
されるようにした第３のスイツチをもつスイツチ手段と
、該スイツチ手段の出力に接続される入力をもつ積分器
と、該積分器の出力に接続され、積分器の出力電圧がゼ
ロを通過したことを感知し、それに応答して信号を発生
する閾値手段と、該閾値手段の出力に接続される第１の
入力、およびスイツチ手段の第１のスイツチに連絡して
いて、第１のスイツチを作動して入力信号源を積分器に
接続し、電圧計の動作を開始させかつ積分器の出力電圧
の大きさが入力信号の函数として増加する向きに積分器
の積分を行わせる第１の出力をもつ制御論理手段と、一
定の繰返し速度でクロツク・パルスを発生する発”振器
と、倍率可変のディジタル型電圧計のフルスケールに対
応するカウントがプリセツトされることにより、電圧計
の倍率をディジタル式に可変すると共にこのデイジタル
式の倍率決定によつて電圧計のバーニャ調節ができるよ
うになつていて、発振器の出力に接続された第１の入力
および制御論理手段の第２の出力に接続された第２の入
力を持つ第１の計数器とを設け、第１のスイツチを介し
て入力信号電圧が積分器に印加されると、第１の計数器
に於けるクロツク・パルスの計数が開始され、第１の計
数器の出力が制御論理手段の第２の入力に接続されてい
て、クロツク・パルスのカウントがプリセツト・カウン
トに到達するのと同時に第２の入力に信号を印加し、制
御論理手段はスイツチ手段の第２のスイツチと連絡する
第３の出力を持つていて、第３のスィツチを作動して基
準電圧源を積分器に接続し、積分器の出力電圧の大きさ
がゼロに向つて減少する反対向きに積分器によつて積分
を行わせ、更に、発振器の出力に接続された第１の入力
および制御論理手段の第４の出力に接続された第２の入
力をもつ第２の計数器と、第２の計数器の出力に接続さ
れた第１の入力をもつていてそのカウントを表示する手
段とを設け、第２のスイツチを介して基準電圧が積分器
に印加されると、第２の計数器に於けるクロツク・パル
スの計数が開始され、カウント表示手段は制御論理手段
の第４の出力に接続された第２の入力をもち、積分器の
出力電圧がゼロを通過したことに応答して閾値手段で発
生される信号がカウント表示手段を付能して、閾値手段
が計数器の出力がゼロであることを検出した時に発生し
ている第２の計数器のカウントを表示させ、該カウント
は被測定量の大きさを表わし、制御論理手段がスイツチ
手段の第３のスイツチと連絡している第５の出力をもつ
ていて、第３のスイツチを作動して積分器の入力を大地
に接続し、後の測定に備えて電圧計のゼロ状態を達成す
るため、積分器の入力をゼロ・ボルトに保つこと。

（至）前記レ）項に於て、制御論理手段が、入力信号の
極性が所望の極性とは反対である時に表示手段に於ける
カウントの表示を抑圧するスイツチ手段を含むこと。

【図面の簡単な説明】

第１図はこの発明のデイジタル型電圧計の主要部品を略
図で示すプロツク図、第２図はデイジタル式倍率決定過
程ならびに測定過程の間のこの発明のディジタル型電圧
計の積分器および計数器の動作を例示する一連の電圧波
形図、第３図は第１図に全体的に示した入カスイツチ、
基準回路、積分器および閾値回路の回路図、第４図は第
１図にプロツク図で示した制御論理回路の回路図、第５
図は第１図にプロツク図で示したプリセット計数器およ
びクロツク・パルス発振器回路の回路図、第６図は制御
論理回路の種々の点に現われる波形の相対的なタイミン
グを示すグラフである。 主な符号の説明、１０ａ：入カスイツチ、１０ｂ：基準
スイツチ、１１：積分器、１２：閾値回路、１３：制御
論理回路、１４：プリセツト計数器、１５：発振器、１
６：表示計数器、１７：表示バツフア及び表示装置、１
８：基準電圧源。

Claims (1)

【特許請求の範囲】
1. １ アナログ形積分器と、該積分器に接続されていて、
   当該スイッチ手段の第１の状態では電圧計によつて測定
   しようとする直流アナログ量に比例する大きさを持つ入
   力信号を前記積分器の入力に印加し、当該スイッチ手段
   の第２の状態では前記入力信号を取去ると共に前記入力
   信号とは反対の極性を持つ一定基準電圧源からの基準電
   圧を積分器の入力に印加し、且つ当該スイッチ手段の第
   ３の状態では基準電圧を取去ると共に積分器の入力を大
   地に接続するスイッチ手段と、前記積分器の出力に接続
   され、積分器の出力電圧がゼロを通過する時を検出する
   閾値手段と、前記スイッチ手段の第１、第２及び第３の
   状態を逐次的に開始させるようになつていて、第１の入
   力が前記閾値手段の出力に接続され、且つ第１の出力が
   前記スイッチ手段に接続されて該スイッチ手段を第１の
   状態に作動し、前記積分器をゼロから上向きに積分させ
   ることによつて電圧計の測定動作を開始させる制御論理
   手段と、一定の繰返し速度でクロック・パルスを発生す
   る発振器と、クロック入力が前記発振器の出力に接続さ
   れていて、当該計数器手段が付能状態にある時にクロッ
   ク・パルスを計数する計数器手段とを有し、該計数器手
   段は、測定しようとする直流アナログ量の源の近くに配
   置されて、前記スイッチ手段が第１の状態にある時に対
   応する入力期間の間クロック・パルスをゼロから計数す
   る少なくとも第１の計数器を含み、該第１の計数器はカ
   ウントがプリセットされていて、このプリセット・カウ
   ントは該プリセット・カウントの調節により電圧計の倍
   率をディジタル式に変えることが出来るように電圧計の
   フルスケールに対応しており、前記第１の計数器は入力
   期間の間クロック・パルスを計数するように該第１の計
   数器を付能する前記制御論理手段の第２の出力に接続さ
   れた付能入力を持ち、前記第１の計数器の出力は前記制
   御論理手段の第２の入力に接続されてクロック・パルス
   のカウントがプリセット・カウントに到達するのと略同
   時に前記制御論理手段の第２の入力に信号を印加し、前
   記第１の計数器はプリセット・カウントに到達した後に
   ゼロにリセットされ、前記論理手段は前記スイッチ手段
   に接続された第３の入力を持つていて、クロック・パル
   スのカウントがプリセット・カウントに到達するのと略
   同時に前記スイッチ手段を第２の状態に作動し、この第
   ２の状態は、基準電圧によつて前記積分器がゼロに向つ
   て下向きに積分する基準期間であり、更に制御論理手段
   は前記計数器手段の付能入力に接続された第４の出力を
   持つていて、基準期間の間、前記計数器手段を付能して
   クロック・パルスを計数させるようになつており、更に
   、基準期間の終りに前記計数器手段のカウントを表示す
   る為に該計数器手段の第２の出力に接続された第１の入
   力及び前記制御論理手段の第４の出力に接続された第２
   の入力を持つカウント表示手段を有し、積分器の出力電
   圧が基準期間の終りにゼロを通過したことに応答して前
   記閾値手段で発生された信号により、基準期間の終りに
   発生する、被測定量の大きさを表わすカウントを表示す
   るように前記カウント表示手段を付能する信号を前記制
   御論理手段の第４の出力から開始させ、前記計数器手段
   は該カウントが前記表示手段に転送された後ゼロにリセ
   ットされ、前記制御論理手段が前記スイッチ手段に接続
   された第５の出力を持つていて、積分器の出力電圧がゼ
   ロを通過するのと略同時に前記スイッチ手段を第３の状
   態に作動して、積分器の入力をゼロ・ボルトに保ち、こ
   の後の測定に備えて電圧計のゼロ期間を生ずるようにな
   つており、更にまた、前記第１の計数器が計数を停止し
   ゼロにリセットされるカウントをプリセットする手段を
   設けた倍率可変のディジタル型電圧計。