JPS59207650A - 入出力保護装置 - Google Patents
入出力保護装置Info
- Publication number
- JPS59207650A JPS59207650A JP8206683A JP8206683A JPS59207650A JP S59207650 A JPS59207650 A JP S59207650A JP 8206683 A JP8206683 A JP 8206683A JP 8206683 A JP8206683 A JP 8206683A JP S59207650 A JPS59207650 A JP S59207650A
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- JP
- Japan
- Prior art keywords
- input
- electrode
- transistor
- output
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＳ電界効果型トランジスタを入出力回路と
して有する半導体装置に外部から高い電圧が加わった場
合に入出力回路が破壊されることを防ぐだめの入出力回
路保護装置に関する。
して有する半導体装置に外部から高い電圧が加わった場
合に入出力回路が破壊されることを防ぐだめの入出力回
路保護装置に関する。
一般に、ＭＩＳ電界効果型トランジスタを入出力回路と
して有する半導体装置は、人体等に帯電した静電気等の
高い電圧が入出力回路に印加されると入出力回路として
用いたＭＩＳ電界効果型トランジスタのゲート絶縁膜が
破壊されやすいという欠点を有している。
して有する半導体装置は、人体等に帯電した静電気等の
高い電圧が入出力回路に印加されると入出力回路として
用いたＭＩＳ電界効果型トランジスタのゲート絶縁膜が
破壊されやすいという欠点を有している。
これを補うために、通常、入力保護装置２して半導体装
置の形成された半導体基板に基板と逆導電型の半導体抵
抗層が用いられる。つまり、外部引き出し電極（以下電
極と呼ぶ）と入力回路に用いられたＭＩＳ電界効果型ト
ランジスタ（以下入力トランジスタと呼ぶ）のゲート間
にこの半導体抵抗層を接続する。こうすると、電極に、
基板と抵抗層で形成されるダイオードに関して順方向の
電圧が加った場合、電流が抵抗層から基板に流れていく
ので入力トランジスタのゲートには高い電圧が加わらガ
い。電極に、基板と抵抗層で形成されるダイオードに関
して逆方向の高い市、圧が短時間加った場合、この電圧
はそのまま入力トランジスタのゲートには加らず、抵抗
層の抵抗と、入力トランジスタのゲートと基板で形成す
る容量で決まる時定数によりなまった形の電圧が入力ト
ランジスタのゲートに加わシ、この電圧の最大値は電極
に加った電圧の最大値よシ大幅に減少する為、入力トラ
ンジスタのゲート絶縁膜は破壊されにくくなる。このよ
うにして電極と入力トランジスタのゲート間に形成され
た抵抗層は入力保護装置として機能する。
置の形成された半導体基板に基板と逆導電型の半導体抵
抗層が用いられる。つまり、外部引き出し電極（以下電
極と呼ぶ）と入力回路に用いられたＭＩＳ電界効果型ト
ランジスタ（以下入力トランジスタと呼ぶ）のゲート間
にこの半導体抵抗層を接続する。こうすると、電極に、
基板と抵抗層で形成されるダイオードに関して順方向の
電圧が加った場合、電流が抵抗層から基板に流れていく
ので入力トランジスタのゲートには高い電圧が加わらガ
い。電極に、基板と抵抗層で形成されるダイオードに関
して逆方向の高い市、圧が短時間加った場合、この電圧
はそのまま入力トランジスタのゲートには加らず、抵抗
層の抵抗と、入力トランジスタのゲートと基板で形成す
る容量で決まる時定数によりなまった形の電圧が入力ト
ランジスタのゲートに加わシ、この電圧の最大値は電極
に加った電圧の最大値よシ大幅に減少する為、入力トラ
ンジスタのゲート絶縁膜は破壊されにくくなる。このよ
うにして電極と入力トランジスタのゲート間に形成され
た抵抗層は入力保護装置として機能する。
しかし、この入力保護装置には二つの欠点がある。一つ
は、電極に、基板と抵抗層で形成されるダイオードに関
して逆方向の高い電圧が抵抗層の抵抗と入力トランジス
タのゲートと基板で形成する容量で決まる時定数に対し
て数倍以上の長い時間加わると、入力トランジスタのゲ
ートに刃口わる電圧の最大値は、電極に加えた電圧とほ
ぼ同じになってしまい入力トランジスタのゲート絶縁膜
は保護されないということである。もう一つの欠点は、
との入力保護装置は出力回路の保護装置としては使えな
いということである。この入力保護装置は抵抗でできて
いるため出力回路に用いられたＭＩＳ電界効果型トラン
ジスタ（以下出力トランジスタと呼ぶ）のドレインと雷
、極の間に接続した場合用カインピーダンスが大きくな
ってしまうのである。
は、電極に、基板と抵抗層で形成されるダイオードに関
して逆方向の高い電圧が抵抗層の抵抗と入力トランジス
タのゲートと基板で形成する容量で決まる時定数に対し
て数倍以上の長い時間加わると、入力トランジスタのゲ
ートに刃口わる電圧の最大値は、電極に加えた電圧とほ
ぼ同じになってしまい入力トランジスタのゲート絶縁膜
は保護されないということである。もう一つの欠点は、
との入力保護装置は出力回路の保護装置としては使えな
いということである。この入力保護装置は抵抗でできて
いるため出力回路に用いられたＭＩＳ電界効果型トラン
ジスタ（以下出力トランジスタと呼ぶ）のドレインと雷
、極の間に接続した場合用カインピーダンスが大きくな
ってしまうのである。
本発明は、半導体装置の動作電圧よシ高い閾値電圧を有
し、ゲートとドレインが電気的に接続され、ソースとド
レインが異る電極に接続されたＭｌ、Ｓ’Ｆ界効果型ト
ランジスタを半導体装置の形成された半導体基板上に設
け、このトランジスタのドレインの接続された電極に高
い雷、圧が加ったときに、このトランジスタを導通状態
にしソース側とドレイン側の電極の電位をほぼ同じにす
ることによって従来の入力保護装置の有していた欠点を
補う入出力保護装置を提供するものである。
し、ゲートとドレインが電気的に接続され、ソースとド
レインが異る電極に接続されたＭｌ、Ｓ’Ｆ界効果型ト
ランジスタを半導体装置の形成された半導体基板上に設
け、このトランジスタのドレインの接続された電極に高
い雷、圧が加ったときに、このトランジスタを導通状態
にしソース側とドレイン側の電極の電位をほぼ同じにす
ることによって従来の入力保護装置の有していた欠点を
補う入出力保護装置を提供するものである。
以下、実施例にもとづって本発明を説明する。
第１図は本発明による入出力保護装置をＰチャンネルア
ルミゲート型ＭＯ８集積回路で実施した実施例の平面図
をブロック化したものの一部であり、隣合ったすべての
電極が入出力保護のために使用されるトランジスタ（以
下、入出力保砕用トランジスタと呼ぶ）で接続されてい
る。
ルミゲート型ＭＯ８集積回路で実施した実施例の平面図
をブロック化したものの一部であり、隣合ったすべての
電極が入出力保護のために使用されるトランジスタ（以
下、入出力保砕用トランジスタと呼ぶ）で接続されてい
る。
第１図では、半導体基板１上に集積回路の内部回路２が
形成され、この内部回路２に接続する電極でとなり合っ
たすべての電極３ａ、３ｂ、３ｃ・・・・・・が本発明
による入出力保護用トランジスタ４ａ。
形成され、この内部回路２に接続する電極でとなり合っ
たすべての電極３ａ、３ｂ、３ｃ・・・・・・が本発明
による入出力保護用トランジスタ４ａ。
４ｂ、４ｃ・・・・・・とＭ配線でつガがっている。こ
の入出力保護用トランジスタ４ａ、４ｂ、４Ｃ・・・・
・・の具体例を第２図に示す。
の入出力保護用トランジスタ４ａ、４ｂ、４Ｃ・・・・
・・の具体例を第２図に示す。
第２図はＰチャンネルアルミゲート型ＭＯＳトランジス
タで形成した入出力保護用トランジスタである。
タで形成した入出力保護用トランジスタである。
第２図で（ａ）図は平面図、Φ）図は（ａ）図のＡ−Ａ
’間の断面図、（Ｃ）図はその回路図である。
’間の断面図、（Ｃ）図はその回路図である。
第２図ではＰチャンネルアルミゲート型ＭＯ８集積回路
が形成されたｎ形半導体基板１上にｐ＋型型溝導体層よ
ってソース５とドｔ／イン６が形成されておｐ、５ｉＯ
ｚによるゲート絶縁膜７上にＭ層によって形成されたゲ
ー）［極８とともにＰチャンネル型ＭＯ８）ランジスタ
Ｔｒを構成している。このトランジスタＴｒの閾値電圧
はゲート絶縁膜７の厚さと、半導体基板１とゲート絶縁
膜７５− の界面付近の不純物濃度を適当に決めこの集積回路２の
動作電圧よりも絶対値で高い値になるようにする。この
トランジスタＴｒはゲート電極８とドレイン６と電極９
がＭ配線で接続され、ソース５と電極１０もＭ配線で接
続されている。この電ｗ１９，１０は内部の集積回路に
それぞれ接続されている。電極９，１０は第１図に示し
たすべての電析３ａ、３ｂ、３ｅ・・・・・・に対応す
るが、第１図で一つの電極には必ず異る入出力保護用ト
ランジスタＴｒのドレインとソースが接続されるように
なっている。この入出力保護用トランジスタＴｒは閾値
電圧が集積回路の動作電圧よりも絶対値で高くなってい
ることを除けば通常のＭＯＳ）ランジスタと変わるとこ
ろはないので第２図の（ａ） 、 （ｂ）図は回路図で
（Ｃ）図のように表すことができる。ただし、ドレイン
６と半導体基板１で形成するダイオードをＤｌ、ソース
５と半導体基板１で形成するダイオードをＤ２とし、基
板１の電位を接地電位とした。
が形成されたｎ形半導体基板１上にｐ＋型型溝導体層よ
ってソース５とドｔ／イン６が形成されておｐ、５ｉＯ
ｚによるゲート絶縁膜７上にＭ層によって形成されたゲ
ー）［極８とともにＰチャンネル型ＭＯ８）ランジスタ
Ｔｒを構成している。このトランジスタＴｒの閾値電圧
はゲート絶縁膜７の厚さと、半導体基板１とゲート絶縁
膜７５− の界面付近の不純物濃度を適当に決めこの集積回路２の
動作電圧よりも絶対値で高い値になるようにする。この
トランジスタＴｒはゲート電極８とドレイン６と電極９
がＭ配線で接続され、ソース５と電極１０もＭ配線で接
続されている。この電ｗ１９，１０は内部の集積回路に
それぞれ接続されている。電極９，１０は第１図に示し
たすべての電析３ａ、３ｂ、３ｅ・・・・・・に対応す
るが、第１図で一つの電極には必ず異る入出力保護用ト
ランジスタＴｒのドレインとソースが接続されるように
なっている。この入出力保護用トランジスタＴｒは閾値
電圧が集積回路の動作電圧よりも絶対値で高くなってい
ることを除けば通常のＭＯＳ）ランジスタと変わるとこ
ろはないので第２図の（ａ） 、 （ｂ）図は回路図で
（Ｃ）図のように表すことができる。ただし、ドレイン
６と半導体基板１で形成するダイオードをＤｌ、ソース
５と半導体基板１で形成するダイオードをＤ２とし、基
板１の電位を接地電位とした。
入力保護用トランジスタの回路図第２図の（Ｃ）図を使
って、本発明の実施例第１図の回路図を表わす６− と第３図のように々る。
って、本発明の実施例第１図の回路図を表わす６− と第３図のように々る。
第３図でけ穿積回路の内部回路２に接続する各電極３ａ
、３ｂ、３ｃ・・・・・・の間に入出力保護用トランジ
スタ４ａ、４ｂ、４ｃ・・・・・・が接続されている。
、３ｂ、３ｃ・・・・・・の間に入出力保護用トランジ
スタ４ａ、４ｂ、４ｃ・・・・・・が接続されている。
入出力保護用トランジスタは内部回路２の外側を囲うよ
うにして一周している。本実施例の入出力保護装置とし
ての動作を以下に述べる。第１図汲び第３図において電
極３ｂに半導体基板１に対して正の大きな電圧が印加さ
れた場合、電流が入出力保護トランジスタ４ａのソース
と入出力保護トランジスタ４ｂのドレインからそれぞれ
ダイオードＤｓ。
うにして一周している。本実施例の入出力保護装置とし
ての動作を以下に述べる。第１図汲び第３図において電
極３ｂに半導体基板１に対して正の大きな電圧が印加さ
れた場合、電流が入出力保護トランジスタ４ａのソース
と入出力保護トランジスタ４ｂのドレインからそれぞれ
ダイオードＤｓ。
Ｄ４を通って半導体基板に流れるため、電極３ｂに接続
された入力又は出力トランジスタにはゲート絶縁色を破
壊するよう力電圧は加わらない。
された入力又は出力トランジスタにはゲート絶縁色を破
壊するよう力電圧は加わらない。
次に、電極３ｂに半導体基板１に対して少で絶対値が入
出力トランジスタ４ａ、４ｂ、４ｃ・・・・・・の閾値
電圧よりも大きい電圧が加わった場合を考える。
出力トランジスタ４ａ、４ｂ、４ｃ・・・・・・の閾値
電圧よりも大きい電圧が加わった場合を考える。
入力保護用トランジスタ４ａ、４ｂ、４ｃ・・・・・・
はすべて導通状態となシすべての電極がほぼ同電位にな
る。このため、集積回路内部２の各部の電位がすぺて電
極３ｂの電位にほぼ等しくなシ、入力又は出力トランジ
スタのゲート絶縁膜には大きな電界が加わらず破壊には
至らない。他の電極３ａ、３ｃ。
はすべて導通状態となシすべての電極がほぼ同電位にな
る。このため、集積回路内部２の各部の電位がすぺて電
極３ｂの電位にほぼ等しくなシ、入力又は出力トランジ
スタのゲート絶縁膜には大きな電界が加わらず破壊には
至らない。他の電極３ａ、３ｃ。
３ｄ・・・・・・にも同様のととが言える。また、通常
の動作型、圧で集積回路を動作させている場合は入出力
保護用トランジスタは非導通状態にあるため無視するこ
とができる。
の動作型、圧で集積回路を動作させている場合は入出力
保護用トランジスタは非導通状態にあるため無視するこ
とができる。
このように、本発明によって適当な入出力保護装置を形
成すれば任意の入出力回路に正、負両方向の過大外電圧
が印加しても入出力回路を破壊させることがないため、
故障が少く信頼性の高い半導体装置を提供することがで
きる。
成すれば任意の入出力回路に正、負両方向の過大外電圧
が印加しても入出力回路を破壊させることがないため、
故障が少く信頼性の高い半導体装置を提供することがで
きる。
第１図は本発明を実施したＰチャンネルアルミゲート型
ＭＯ８集積回路の平面図、第２図は入出力保護用トラン
ジスタの実際の例であり、ｐ＜ａ）は平面図、ｇｈ）は
＠ （ａ）のＡ−Ａ’間の断面図、―（Ｃ）はその回路
図である。第３図は本発明の実施例を示す回路図である
。 第３図において、２・・・・・・集積回路の内部回路、
３ａ、３ｂ、３ｃ・・・・・・・・・外部引き出し電極
、４ａ。 ４ｂ、４ｃ・・・ ・・・・・・入出力保護用トランジ
スタ。 ９− 第１ 硲 （α） ＃３ 図 范２ 図
ＭＯ８集積回路の平面図、第２図は入出力保護用トラン
ジスタの実際の例であり、ｐ＜ａ）は平面図、ｇｈ）は
＠ （ａ）のＡ−Ａ’間の断面図、―（Ｃ）はその回路
図である。第３図は本発明の実施例を示す回路図である
。 第３図において、２・・・・・・集積回路の内部回路、
３ａ、３ｂ、３ｃ・・・・・・・・・外部引き出し電極
、４ａ。 ４ｂ、４ｃ・・・ ・・・・・・入出力保護用トランジ
スタ。 ９− 第１ 硲 （α） ＃３ 図 范２ 図
Claims (1)
- 半導体装置が形成された半導体基板に該半導体装置を動
作させる電圧以上の閾値電圧を有し、ゲートとドレイン
が電気的に接続され、ソースとドレインがそれぞれ該半
導体装置の異る外部引き出し電極に電気的に接続されて
いるＭＩ８電界効果型トランジスタが少くとも１つ以上
形成されていることを特徴とする入出力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8206683A JPS59207650A (ja) | 1983-05-11 | 1983-05-11 | 入出力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8206683A JPS59207650A (ja) | 1983-05-11 | 1983-05-11 | 入出力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207650A true JPS59207650A (ja) | 1984-11-24 |
Family
ID=13764113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8206683A Pending JPS59207650A (ja) | 1983-05-11 | 1983-05-11 | 入出力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548152A (en) * | 1993-06-17 | 1996-08-20 | Nec Corporation | Semiconductor device with parallel-connected diodes |
-
1983
- 1983-05-11 JP JP8206683A patent/JPS59207650A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548152A (en) * | 1993-06-17 | 1996-08-20 | Nec Corporation | Semiconductor device with parallel-connected diodes |
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