JPS59202713A - 波形整形回路 - Google Patents
波形整形回路Info
- Publication number
- JPS59202713A JPS59202713A JP58077723A JP7772383A JPS59202713A JP S59202713 A JPS59202713 A JP S59202713A JP 58077723 A JP58077723 A JP 58077723A JP 7772383 A JP7772383 A JP 7772383A JP S59202713 A JPS59202713 A JP S59202713A
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- JP
- Japan
- Prior art keywords
- transistor
- current
- base
- circuit
- control pulse
- Prior art date
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- Pending
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- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は波形整形回路に関するもので、たとえば、同
期検波回路の電流源ゲート信号を発生するのに用いられ
る。
期検波回路の電流源ゲート信号を発生するのに用いられ
る。
たとえばテレビジョン信号処理回路の副搬送波発生回路
においては、自動位相制御回路（ＡＰＣ回路）が採用さ
れている。このＡＰＣ回路は、バースト信号と連続発振
キャリアとの位相同期をとる回路であ蚤）、同期検波回
路を使用１〜でいる。同期検波回路は、連続発振キャリ
アとバースト信号間の位相差を検出する回路であ【）、
バースト信号期間に同期して位相検波を行う。
においては、自動位相制御回路（ＡＰＣ回路）が採用さ
れている。このＡＰＣ回路は、バースト信号と連続発振
キャリアとの位相同期をとる回路であ蚤）、同期検波回
路を使用１〜でいる。同期検波回路は、連続発振キャリ
アとバースト信号間の位相差を検出する回路であ【）、
バースト信号期間に同期して位相検波を行う。
この同期検波回路が動作するためには、第１図に示すよ
うに、制御パルス八に同期して検波部ｒ１（マルチプラ
イヤ−で構成される）を駆動する必要がある。制御パル
スＡは、水平同期信号を遅延し整形して作ったパルスで
あ０、バースト信号期間に合わせられている。トランジ
スタＱ１．Ｑ２は、定電流源■。に共通接続され、差動
的に動作する。トランジスタＱ２のベースにはバイアス
電源Ｖｌが接続されている。トランジスタＱｌのエレク
タは、抵抗Ｒｔを介４．て基準電位端に接続されるとと
もにトランジスタＱ３のベースに接続される。トランジ
スタＱ３のエミッタは、基準電位端に接続され、コレク
タは、トランジスタＱ４のベースに接続される。
うに、制御パルス八に同期して検波部ｒ１（マルチプラ
イヤ−で構成される）を駆動する必要がある。制御パル
スＡは、水平同期信号を遅延し整形して作ったパルスで
あ０、バースト信号期間に合わせられている。トランジ
スタＱ１．Ｑ２は、定電流源■。に共通接続され、差動
的に動作する。トランジスタＱ２のベースにはバイアス
電源Ｖｌが接続されている。トランジスタＱｌのエレク
タは、抵抗Ｒｔを介４．て基準電位端に接続されるとと
もにトランジスタＱ３のベースに接続される。トランジ
スタＱ３のエミッタは、基準電位端に接続され、コレク
タは、トランジスタＱ４のベースに接続される。
トランジスタＱ４のエミッタは抵抗Ｒ２を介して基準電
位端に接続され、ベースは抵抗Ｒ３を介シてバイアス電
＃ｖ２に接続され、コレクタは検波部１１に接続されて
いる。
位端に接続され、ベースは抵抗Ｒ３を介シてバイアス電
＃ｖ２に接続され、コレクタは検波部１１に接続されて
いる。
上記の回路において、制御パルスが人力しないときは、
トランジスタＱ１はオン、トランジスタＱ３もオン、ト
ランジスタＱ２．Ｑ４はオフである。制御パルスＡが入
力すると、トランジスタＱＪ、Ｑ、９がオフとなり、ト
ランジスタＱ２゜Ｑｌがオンする。そして、トランジス
タＱ４のコレクタには、ゲート電流ＧＩ、波形整形出力
が得られる。
トランジスタＱ１はオン、トランジスタＱ３もオン、ト
ランジスタＱ２．Ｑ４はオフである。制御パルスＡが入
力すると、トランジスタＱＪ、Ｑ、９がオフとなり、ト
ランジスタＱ２゜Ｑｌがオンする。そして、トランジス
タＱ４のコレクタには、ゲート電流ＧＩ、波形整形出力
が得られる。
〔背景技術の問題点］
上記の波形整形回路においては、トランジスタＱ３は、
飽和スイッチとして働くため、人力パルスに対するゲー
ト電流（出力パルス）の遅れが大きいという欠点がある
。また、ゲート電流の波形として立ち上が１）にゆるや
か力傾斜をもった波形、つまり台形波を得ることが困難
である。急峻なゲート電流の変化があると、検波部の検
波動作に支障を与え、出力にノイズを含ませてしまうこ
とが考えられる。さらに、トランジスタＱ４のベース抵
抗とし、て抵抗Ｒ３が接続されているため、トランジス
タのｈｆｅが低下した場合に、充分なゲート電流を得ら
れないなどの問題を生じることがある。
飽和スイッチとして働くため、人力パルスに対するゲー
ト電流（出力パルス）の遅れが大きいという欠点がある
。また、ゲート電流の波形として立ち上が１）にゆるや
か力傾斜をもった波形、つまり台形波を得ることが困難
である。急峻なゲート電流の変化があると、検波部の検
波動作に支障を与え、出力にノイズを含ませてしまうこ
とが考えられる。さらに、トランジスタＱ４のベース抵
抗とし、て抵抗Ｒ３が接続されているため、トランジス
タのｈｆｅが低下した場合に、充分なゲート電流を得ら
れないなどの問題を生じることがある。
この発明は上記の事情に鑑みてなされたもので、ゲート
電流を、制御パルスの立ち上が（〕、立ち下がりに応じ
て傾斜を持った波形の電流パルスとし、しかも遅れがな
く、トランジスタのｈｆｅの影響を受けにくい波形整形
回路を提供することを目的とする。
電流を、制御パルスの立ち上が（〕、立ち下がりに応じ
て傾斜を持った波形の電流パルスとし、しかも遅れがな
く、トランジスタのｈｆｅの影響を受けにくい波形整形
回路を提供することを目的とする。
この発明では、入力パルスの立ち上り、立ち下りに応じ
て電流量が変化するトランジスタＱ１３ を組み込み
、このトランジスタの出力をトランジスタＱ１４ のベ
ースに加えることによって、立ち上り、立ち下がりが傾
斜した波形のゲーＩＮ流ＧＩを得られるようにしたもの
である。
て電流量が変化するトランジスタＱ１３ を組み込み
、このトランジスタの出力をトランジスタＱ１４ のベ
ースに加えることによって、立ち上り、立ち下がりが傾
斜した波形のゲーＩＮ流ＧＩを得られるようにしたもの
である。
以下この発明の実施例を図面を参照して説明する。
第２図において２１は電源ラインであり、トランジスタ
Ｑｌ １ 、Ｑｌ ２ の共通エミッタは、定電流源
工、。を介して電源ライン２１に接続され、トランジス
タＱ１３ のエミッタは抵抗Ｒ２Ｊ を介［７て定電
流源■、。に接続される。
Ｑｌ １ 、Ｑｌ ２ の共通エミッタは、定電流源
工、。を介して電源ライン２１に接続され、トランジス
タＱ１３ のエミッタは抵抗Ｒ２Ｊ を介［７て定電
流源■、。に接続される。
トランジスタＱｌ＋ のベースの端子２２には制御パ
ルスＡが加えられ、トランジスタＱ１２のベースには、
バイアス電源Ｖｚ、Ｖｒ２ の直列回路が接続され、ト
ランジスタＱ１３ のベースにはバイアス電源Ｖｔｚ
が接続される。
ルスＡが加えられ、トランジスタＱ１２のベースには、
バイアス電源Ｖｚ、Ｖｒ２ の直列回路が接続され、ト
ランジスタＱ１３ のベースにはバイアス電源Ｖｔｚ
が接続される。
前記トランジスタＱ１１．ＱＩ２ のコレクタは、共に
基準電位端に接続され、トランジスタＱ１３のコレクタ
は、ダイオードＤｌｒ、 抵抗Ｒ１２を直列に介して基
準電位端に接続される。またトランジスタＱＺ３ のコ
レクタは、トランジスタＱ１４ のベースに接続され
る。このトランジスタＱｘ のエミッタは、抵抗Ｒｒ
３を介して基桑電位端に接続され、コレクタは検波部２
３に接続される。
基準電位端に接続され、トランジスタＱ１３のコレクタ
は、ダイオードＤｌｒ、 抵抗Ｒ１２を直列に介して基
準電位端に接続される。またトランジスタＱＺ３ のコ
レクタは、トランジスタＱ１４ のベースに接続され
る。このトランジスタＱｘ のエミッタは、抵抗Ｒｒ
３を介して基桑電位端に接続され、コレクタは検波部２
３に接続される。
この発明の第１の実施例は上記の如く構成され、次のよ
うに波形整形動作を行う。
うに波形整形動作を行う。
トランジスタＱＩＩ のベース電圧がバイアス電源Ｖ１
２ の電位より低いときは、電流源■、。
２ の電位より低いときは、電流源■、。
の電流はすべてトランジスタＱＩｌ に流れる。
このときは、トランジスタＱ、Ｉ２．Ｑ１３．ＱＩ４バ
ーｊ ヘテオフである１次に、制御パルスＡが入力ｉ〜
、その入力電位（Ｖｉｎ）が ■＋＋ ＋ Ｖ１２ ＞ Ｖｉｎ ＞ ｖ、２の範囲の
ときは、トランジスタＱ７．７ がオン１２、（トラン
ジスタＱｒ２ はまだオフ）入力電位Ｖｉｎに比例し
てトランジスタＱ１３ Ｋ流れる電流が変る。
ーｊ ヘテオフである１次に、制御パルスＡが入力ｉ〜
、その入力電位（Ｖｉｎ）が ■＋＋ ＋ Ｖ１２ ＞ Ｖｉｎ ＞ ｖ、２の範囲の
ときは、トランジスタＱ７．７ がオン１２、（トラン
ジスタＱｒ２ はまだオフ）入力電位Ｖｉｎに比例し
てトランジスタＱ１３ Ｋ流れる電流が変る。
次に、トランジスタＱｘ のへ：−ス入力電位が、Ｖ
、、 ＋ Ｖ１２以上になった場合は、トランジスタＱ
Ｈ２がオフＬ７、トランジスタＱ１２ カーオンする
。この場合は、外部人力つま番）制御ノクルスに依存し
ない一定電流がトランジスタＱｔ３゜Ｑ１２．Ｑ１４
に流れる。
、、 ＋ Ｖ１２以上になった場合は、トランジスタＱ
Ｈ２がオフＬ７、トランジスタＱ１２ カーオンする
。この場合は、外部人力つま番）制御ノクルスに依存し
ない一定電流がトランジスタＱｔ３゜Ｑ１２．Ｑ１４
に流れる。
ここで、トランジスタＱ１３ に流れる電流は、■ｌ
ｌ／Ｒ１１で近似され、トランジスタＱｒ４のペース電
位ＶＢ＋４ は、 ＶＢ＋４＝Ｒ１２，Ｖ Ｉ ｌ ＋ ＶＪ −−−（１
）ＲＪ＋ で与えられる。ただし、ＶＪは、ダイオードＤｌｌ
の電圧降下。ここで、ダイオードＤｔｔと、トランジス
タＱＩ４ のエミッタ接合ダイオード特性との電流密
度を等し、くするようにすれば、トランジスタＱ７４
のコレクタ電流ＩＣ＋４は、ＶＪの影響を受けない。す
なわち、ＩＣ，、−Ｒｒ ｚ・Ｌｌ・・・ ・・・・・
・・（２＋Ｒ７ｒ Ｒ１，９ が成立する。
ｌ／Ｒ１１で近似され、トランジスタＱｒ４のペース電
位ＶＢ＋４ は、 ＶＢ＋４＝Ｒ１２，Ｖ Ｉ ｌ ＋ ＶＪ −−−（１
）ＲＪ＋ で与えられる。ただし、ＶＪは、ダイオードＤｌｌ
の電圧降下。ここで、ダイオードＤｔｔと、トランジス
タＱＩ４ のエミッタ接合ダイオード特性との電流密
度を等し、くするようにすれば、トランジスタＱ７４
のコレクタ電流ＩＣ＋４は、ＶＪの影響を受けない。す
なわち、ＩＣ，、−Ｒｒ ｚ・Ｌｌ・・・ ・・・・・
・・（２＋Ｒ７ｒ Ｒ１，９ が成立する。
ＶＪ１ は集積回路内においても精度よく求めることカ
ーできる。また、検波出力は、集積回路内の抵抗を負荷
として導出するようにすれば温度変化もなく精度も良い
ものが得られる。さらにこの回路は、トランジスタＱＩ
２．Ｑ、Ｉ３ がオンの場合、双方に流れる電流は同
じにする方が望ましいので、 １、。＝１ｈＬ ・・・・・・・・・・・・・・・・・
−・・ （３）１１ に設計する。
ーできる。また、検波出力は、集積回路内の抵抗を負荷
として導出するようにすれば温度変化もなく精度も良い
ものが得られる。さらにこの回路は、トランジスタＱＩ
２．Ｑ、Ｉ３ がオンの場合、双方に流れる電流は同
じにする方が望ましいので、 １、。＝１ｈＬ ・・・・・・・・・・・・・・・・・
−・・ （３）１１ に設計する。
従って、上記の回路によると、ゲート電流ＧＩの波形の
立ち上がり、立ち下がりに傾斜を持たせ、検波部２３の
検波動作に好都合の波形整形出力を得ることができる。
立ち上がり、立ち下がりに傾斜を持たせ、検波部２３の
検波動作に好都合の波形整形出力を得ることができる。
また、飽和スイッチング式をとらないので、波形整形出
力も制御パルス（パーストゲートパルス）に遅れを生
。
力も制御パルス（パーストゲートパルス）に遅れを生
。
じることなく出力される。
さらに、 トランジスタＱＪ（のｈｆｅによってゲート
電流が犬さく変化するのを防止するに（ま、第３図に示
すように構成して変動を軽減することができる。即ち、
第２図の回路に比較ｔ、ダイオードＤ１２ を追加し
、また、トランジスタＱｔ５、 抵抗Ｒ１４によるエミ
・ンタフオロア［凸１路を追加するものである。例えは
、ダイオードＤ２２．Ｄ２２ と、トランジスタＱ１
４ の電流比を１：５にし、た場合は、ダイオードＤ
２２．Ｄ［とトランジスタＱ、１５ の′磁淀を１：１
にすることで、トランジスタＱｔ４ 及びＱ１５ の
ｈｆｅの影響を−にできる。また、トランジスタＱ１３
の漏れ電流によＩ）、トランジスタＱＩ５には電流
が流れるが、抵抗Ｒ１４に加わる電圧が低く、トランジ
スタＱ、＋４ には′電流はほとんど流れがい。
電流が犬さく変化するのを防止するに（ま、第３図に示
すように構成して変動を軽減することができる。即ち、
第２図の回路に比較ｔ、ダイオードＤ１２ を追加し
、また、トランジスタＱｔ５、 抵抗Ｒ１４によるエミ
・ンタフオロア［凸１路を追加するものである。例えは
、ダイオードＤ２２．Ｄ２２ と、トランジスタＱ１
４ の電流比を１：５にし、た場合は、ダイオードＤ
２２．Ｄ［とトランジスタＱ、１５ の′磁淀を１：１
にすることで、トランジスタＱｔ４ 及びＱ１５ の
ｈｆｅの影響を−にできる。また、トランジスタＱ１３
の漏れ電流によＩ）、トランジスタＱＩ５には電流
が流れるが、抵抗Ｒ１４に加わる電圧が低く、トランジ
スタＱ、＋４ には′電流はほとんど流れがい。
以上説明し７たように、この発明によると、トランジス
タの飽和スイッチを使うことなくゲート電流を発生する
ことができ、これを制御ノくルスの立ち上が１）、立ち
下が１）に応じた傾きを持つ台形波で遅ハ、が無く得る
ことができ、さらにトランジスタのｈｆｅの低下に影響
されにくい精度の良いゲート電流を発生ずる波形整形回
路を提供できる。
タの飽和スイッチを使うことなくゲート電流を発生する
ことができ、これを制御ノくルスの立ち上が１）、立ち
下が１）に応じた傾きを持つ台形波で遅ハ、が無く得る
ことができ、さらにトランジスタのｈｆｅの低下に影響
されにくい精度の良いゲート電流を発生ずる波形整形回
路を提供できる。
笛１１図は従来の波形整形回路を示す図、第２図、第３
図はそれぞれこの発明の実施例を示す回ｊ格図である。 Ｑ？７〜ＱＩ５・・・トランジスタ １） Ｉ Ｉ 、 Ｄ ｌ ２・・・ダイオードＲ１１
〜ＲＩ４・・・抵抗 １１０・・・電流源 Ｖｌｌ、１１２ ・・バイアス電源 出ｊ頭人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
図はそれぞれこの発明の実施例を示す回ｊ格図である。 Ｑ？７〜ＱＩ５・・・トランジスタ １） Ｉ Ｉ 、 Ｄ ｌ ２・・・ダイオードＲ１１
〜ＲＩ４・・・抵抗 １１０・・・電流源 Ｖｌｌ、１１２ ・・バイアス電源 出ｊ頭人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
Claims (1)
- エミッタコレクタ電流路が共通の定電流源に接続された
第１．第２．第３のトランジスタと、前記第１のトラン
ジスタのベースに制御パルスを印加する手段と、前記第
２のトランジスタのベースに第１のレベルのバイアスを
与える第１のバイアス電源と、前記第３のトランジスタ
のベースに前記第１のレベルよりも低いバイアスを与え
る第２のバイアス電源と、前記第３のトランジスタのエ
ミッタコレクタ電流系路に直列接続されたダイオード及
び抵抗からなる負荷回路と、前記負荷回路の一端がベー
スに接続された第４のトランジスタとを具備し、前記制
御／（ルスに応答した整形パルスを前記第４のトランジ
スタの端子に得る波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58077723A JPS59202713A (ja) | 1983-05-02 | 1983-05-02 | 波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58077723A JPS59202713A (ja) | 1983-05-02 | 1983-05-02 | 波形整形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59202713A true JPS59202713A (ja) | 1984-11-16 |
Family
ID=13641810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58077723A Pending JPS59202713A (ja) | 1983-05-02 | 1983-05-02 | 波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202713A (ja) |
-
1983
- 1983-05-02 JP JP58077723A patent/JPS59202713A/ja active Pending
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