JPS5920052A - Interruption control circuit of microcomputer system - Google Patents
Interruption control circuit of microcomputer systemInfo
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- JPS5920052A JPS5920052A JP12979982A JP12979982A JPS5920052A JP S5920052 A JPS5920052 A JP S5920052A JP 12979982 A JP12979982 A JP 12979982A JP 12979982 A JP12979982 A JP 12979982A JP S5920052 A JPS5920052 A JP S5920052A
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- circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、システム異常検出による割込み機能および
外部信号による非マスク割込み機能ヲ持ツマイクロコン
ピュータシステムの割込み制御回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an interrupt control circuit for a microcomputer system having an interrupt function based on system abnormality detection and a non-masked interrupt function based on an external signal.
ある種のマイクロコンピュータシステムでは、ＣＰＵ
（中央演算処理ユニット）の暴走を未然に防ぐ目的でト
ラップ割込みと称する割込み機能が用意されている。こ
のトラップ割込みとは、未定義エリアがアクセスされる
場合のアドレスエラーや未定義命令がフェッチされる場
合のオペコードエラー等が発生する際に起動され、この
後、この割込み処理が実行されることによってＣＰＵの
暴走が未然に防止されるものである。In some types of microcomputer systems, the CPU
An interrupt function called a trap interrupt is provided for the purpose of preventing the (central processing unit) from running out of control. This trap interrupt is activated when an address error occurs when an undefined area is accessed, an opcode error occurs when an undefined instruction is fetched, etc., and after this interrupt processing is executed, This prevents the CPU from running out of control.
壕だある種のマイクロコンピュータシステムでは、シス
テム開発時のプログラムデバッグのためのブレークポイ
ントとして用いられるソフトウェア割込み（ｓｗｉ ）
機能が用意されている。In some microcomputer systems, software interrupts (swi) are used as breakpoints for program debugging during system development.
Functions are available.
さらにまたある種のマイクロコンピュータシステムでは
、システムの電源異常対策等のために、外部信号によっ
て起動される非マスク割込み（Ｎｏｎ−Ｍａｇｋａｂｌ
ａ Ｉｎｔｕｒｒｕｐｔ略してＮＭＩ ）機能が用意
されている。Furthermore, some types of microcomputer systems use non-mask interrupts (Non-Magkabl interrupts) activated by external signals to prevent system power failures.
a) An interrupt (abbreviated as NMI) function is provided.
ところで、いま上記３種類の割込み機能をすべて用意し
ている従来のマイクロコンピュータシステムにおいて、
その割込み制御回路は第１図に示すように構成されてい
る。すなわち、ラッチ１ノは、トラップ割込み処理要求
が生じた際に“１”レベルに設定される要求信号ＴＲＡ
Ｐによってセットされるようになっている。またもう１
つのラッチ１２は、ソフトウェア割込み処理要求が生じ
た際に６１＃レベルに設定される要求信号ＳＷＩによっ
てセットされるようになっている。さらにもう１つのラ
ッチ１３は、外部端子１４にｕ１＃レベルの非マスク割
込み処理要求信号ＮＭＩが与えられる際にセットされる
ようになっている。そして上記３つのラッチ１ノ。By the way, in conventional microcomputer systems that currently provide all three types of interrupt functions,
The interrupt control circuit is constructed as shown in FIG. That is, latch 1 receives the request signal TRA, which is set to the "1" level when a trap interrupt processing request occurs.
It is set by P. Yet another one
The two latches 12 are set by a request signal SWI which is set to the 61# level when a software interrupt processing request occurs. Yet another latch 13 is set when the unmasked interrupt processing request signal NMI of u1# level is applied to the external terminal 14. And the above three latches 1.
１２．１３の出力信号は並列的に割込み検出回路１５に
与えられる。この割込み検出回路１５は、上記３つのラ
ッチ１１，１２．１３からの出力信号を検出し、“１＃
レベルとなっているも −のがあればこれに対応する′
割込み処理要求が生じていると判定しこの要求を受付け
る。The output signals of 12 and 13 are given to the interrupt detection circuit 15 in parallel. This interrupt detection circuit 15 detects the output signals from the three latches 11, 12.
If there is a level -, it corresponds to this.
It is determined that an interrupt processing request has occurred, and this request is accepted.
〔背景技術の問題点〕
ところで、上記構成でなる従来のフィクロコンピュータ
システムの割込み制御回路では、システムの電源異常や
システムデバッグ時等のためだけにそれぞれ専用の割込
み処理経路を別りに設けている。このために回路構成が
複雑化しているとともに、システムが正常に動作してい
る時に使用できる割込みの数を少なくせざるを得ないと
いう欠点がある。[Problems in the Background Art] By the way, in the interrupt control circuit of the conventional ficrocomputer system having the above configuration, a separate dedicated interrupt processing path is provided only for system power failures, system debugging, etc. There is. This has the disadvantage that the circuit configuration is complicated and that the number of interrupts that can be used when the system is operating normally must be reduced.
この発明は上記のような事情を考慮してなされたもので
あり、その目的とするとこうは、回路構成の簡略化およ
びシステムの正常時に使用できる割込みの数を増大させ
ることができるマイクロコンピュータシステムの割込み
制御回路を提供することにある。This invention was made in consideration of the above circumstances, and its purpose is to provide a microcomputer system that can simplify the circuit configuration and increase the number of interrupts that can be used during normal system operation. An object of the present invention is to provide an interrupt control circuit.
上記目的′ｆｃ達成するためこの発明にあっては、シス
テム異常検出によるトラ、、７°割込み、ソフトウェア
割込み尋の処理要求信号および外部信号による非マスク
割込みの処理要求信号を論理和ダート回路を介して割込
み検出回路に供給するようにしている。In order to achieve the above object 'fc, in this invention, a processing request signal for a 7° interrupt due to system abnormality detection, a processing request signal for a software interrupt, and a processing request signal for a non-masked interrupt caused by an external signal are processed through an OR dart circuit. The signal is then supplied to the interrupt detection circuit.
以下図面を参照してこの発明の詳細な説明する。第２図
はこの発明に係るマイクロコンピュータシステムの割込
み制御回路の回路構成図である。この実施例回路では、
前記トラップ割込み処理要求信号ＴＲＡＰ、ソフトウェ
ア割込み処理要求信号ｓｗｒおよび外部端子１４に与え
られる電源異常時の非マスク割込み処理要求信号ＮＭＩ
をＯＲダート回路１６を介してラッチ１７に供給し、さ
らにこのラッチ１７の出力信号を割込み検出回路２５に
供給するようにしたものである。The present invention will be described in detail below with reference to the drawings. FIG. 2 is a circuit diagram of the interrupt control circuit of the microcomputer system according to the present invention. In this example circuit,
The trap interrupt processing request signal TRAP, the software interrupt processing request signal swr, and the non-masked interrupt processing request signal NMI at the time of a power failure, which is applied to the external terminal 14.
is supplied to the latch 17 via the OR dart circuit 16, and the output signal of the latch 17 is further supplied to the interrupt detection circuit 25.
このような構成において、いまこのシステムがプログラ
ムのデパック時でｔりル、ブレークポイントとしてＳＷ
Ｉを使用している場合、ラッチ１７の出力信号が″′１
＃レベルになったことを検出すると、割込み検出回路２
５は前記ソフトウェア割込み処理の要求が生じているも
のと判定してこの要求を受付ける。するとこの後に図示
し彦いＣＰＵはソフトウェア割込み処理を実行する。In this configuration, when this system is depacking the program, the SW is set as a breakpoint.
When using I, the output signal of latch 17 is
# When detecting the level, interrupt detection circuit 2
5 determines that a request for the software interrupt processing has occurred and accepts this request. Thereafter, the CPU shown in the figure executes software interrupt processing.
一方、プログラムデバッグが終了し、このシステムを完
成したプログラムでもって動作させている場合にラッチ
１７の出力信号が”１”レベルになったことを検出する
と、割込み検出回路２５は前記ドラッグ割込み処理ある
いは非マスク割込み処理の要求７ｒ生じているものと判
定してこの要求を受付ける。ところでこのとき、割込み
検出回路２５では、受付けた割込み処理要求がトラ、７
６割込み処理であるか非マスク割込み処理であるかを区
別することはできない。しかしながら両割込み処理では
データの退避。On the other hand, when program debugging is completed and this system is operating with a completed program, when it is detected that the output signal of the latch 17 has become "1" level, the interrupt detection circuit 25 performs the drag interrupt processing or It is determined that a request 7r for non-masked interrupt processing has occurred, and this request is accepted. By the way, at this time, the interrupt detection circuit 25 detects that the accepted interrupt processing request is
It is not possible to distinguish between 6 interrupt processing and non-mask interrupt processing. However, data is saved in both interrupt processing.
ＲＡＭアドレスの内容の書き替え禁止等、処理内容がほ
ぼ同じである。このため、上記処理要求の受付は後、Ｃ
ＰＵはトラップ割込み処理および非マスク割込み処理に
共通した処理を実行する。The processing contents are almost the same, such as prohibiting rewriting of the contents of the RAM address. Therefore, the above processing request will be accepted after C
The PU executes processing common to trap interrupt processing and non-masked interrupt processing.
このように上記実施例回路では、−イクロコンぎユータ
システムが正常に動作しているときにはほとんど使用さ
れないシステム異常やプログラムデバッグ時のだめの割
込み信号をまとめてＯＲデート回路１６を介して１つの
ラッチ１７に供給し、さらにこのラッチ１７の出力信号
を割込み検出回路２５に供給するようにしたので、シス
テム異常やデバッグ時のだめの割込み処理経路を１つに
まとめることができ、これによυ回路構成の簡略化を図
ることができる。In this way, in the circuit of the above embodiment, interrupt signals that are rarely used during system abnormality or program debugging when the microcomputer system is operating normally are collected and sent to one latch 17 via the OR date circuit 16. Furthermore, since the output signal of this latch 17 is supplied to the interrupt detection circuit 25, it is possible to combine the interrupt processing paths for system abnormalities and debugging into one, thereby simplifying the υ circuit configuration. It is possible to aim for
しかも上記目的のための割込み検出回路２５への割込み
の数は従来の３本に対して１本に減少している。このた
め、システムが正常に動作している時に必要な割込みの
数は、上記本数が減少した分だけ増大させることができ
る。Moreover, the number of interrupts to the interrupt detection circuit 25 for the above purpose has been reduced to one, compared to three in the conventional system. Therefore, the number of interrupts required when the system is operating normally can be increased by the amount that the above number is reduced.
以上説明したようにこの発明によれば、システム異常検
出による割込み処理要求信号および外部信号による非マ
スク割込み処理要求信号を共通の論理和回路を介して割
込み検出回路に供給するようにしたので、回路構成の簡
単化およびシステムの正常時に使用できる割込みの数を
増大させることができるマイクロコンピュータシステム
の割込み制御回路が提供できる。As explained above, according to the present invention, the interrupt processing request signal due to system abnormality detection and the non-masked interrupt processing request signal due to the external signal are supplied to the interrupt detection circuit via the common OR circuit. It is possible to provide an interrupt control circuit for a microcomputer system that can simplify the configuration and increase the number of interrupts that can be used during normal system operation.
第１図は従来の回路構成図、第２図はこの発明の一実施
例の回路構成図である。
１１．１２，１３．１７・・・ラッチ、１４・・・外部
端子、１５．２５・・・割込み検出回路、１６・・・Ｏ
Ｒダート回路。FIG. 1 is a conventional circuit diagram, and FIG. 2 is a circuit diagram of an embodiment of the present invention. 11.12, 13.17...Latch, 14...External terminal, 15.25...Interrupt detection circuit, 16...O
R dirt circuit.
Claims (1)
部信号により起動される非マスク割込み機能を有するマ
イクロコンピュータシステムにおいて、上記システム異
常検出割込みの処理要求信号および非マスク割込みの処
理要求信号を共通の論理和回路を介して割込み検出回路
に供給するように構成したことを特徴とするマイクロコ
ンピュータシステムの割込み制御回路。In a microcomputer system that has an interrupt function activated by system abnormality detection and a non-masked interrupt function activated by an external signal, the system abnormality detection interrupt processing request signal and the non-masked interrupt processing request signal are connected to a common logic. 1. An interrupt control circuit for a microcomputer system, characterized in that the interrupt control circuit is configured to supply a signal to an interrupt detection circuit via a sum circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12979982A JPS5920052A (en) | 1982-07-26 | 1982-07-26 | Interruption control circuit of microcomputer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12979982A JPS5920052A (en) | 1982-07-26 | 1982-07-26 | Interruption control circuit of microcomputer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5920052A true JPS5920052A (en) | 1984-02-01 |
Family
ID=15018508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12979982A Pending JPS5920052A (en) | 1982-07-26 | 1982-07-26 | Interruption control circuit of microcomputer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920052A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224329A (en) * | 1985-07-23 | 1987-02-02 | Mitsubishi Electric Corp | State signal detector |
| JPS6282885U (en) * | 1985-11-15 | 1987-05-27 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573145A (en) * | 1980-06-05 | 1982-01-08 | Sanyo Electric Co Ltd | Interruption processing method for microcomputer |
-
1982
- 1982-07-26 JP JP12979982A patent/JPS5920052A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573145A (en) * | 1980-06-05 | 1982-01-08 | Sanyo Electric Co Ltd | Interruption processing method for microcomputer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224329A (en) * | 1985-07-23 | 1987-02-02 | Mitsubishi Electric Corp | State signal detector |
| JPS6282885U (en) * | 1985-11-15 | 1987-05-27 |
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