JPS59184542A - 集積回路検査装置 - Google Patents
集積回路検査装置Info
- Publication number
- JPS59184542A JPS59184542A JP58058969A JP5896983A JPS59184542A JP S59184542 A JPS59184542 A JP S59184542A JP 58058969 A JP58058969 A JP 58058969A JP 5896983 A JP5896983 A JP 5896983A JP S59184542 A JPS59184542 A JP S59184542A
- Authority
- JP
- Japan
- Prior art keywords
- dut
- group
- signal
- circuit
- disagreement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路として構成された論理回路の
検査装置に関するものである。
検査装置に関するものである。
く背景〉
従来、この種の検査装置は、量産環境での使用を第１目
的と考えて設計されておシ、研究開発用のための検査機
能というものはあまシ考慮されていなかった。量産環境
と研究開発環境との相違としてその故障解析機能が挙げ
られる。す々わち、量産時には試験対象集積回路の良否
判定に重点が置かれ、一方研究開発時には、不良の場合
の不良原因の追求が重要である。例えば、１枚のウェハ
上に多数個の同一チップを製造するよう々集積回路の場
合、量産時には、丑ず検査装置によシウエハ上で正常な
チップのみを選別し、選別された正常チップのみ後工程
（切断、組み立て）にまわせばよい。しかし彦から、研
究開発時には、ウェハ上の全てのチップが何らかの不良
を持っていることもめずらしくは々い。この場合ウェハ
状態のま１で不良原因を追求することはウェハ強度の点
で無理であシ、できるだけ正常に動作している部分回路
を多く含んだチップを選択して、後工程にまわし、組み
立てられた状態での不良原因の解析が必要である。この
ためには、ウェハ上で、できるだけ短時間に、能率良く
不良解析の候補と々るチップを選択す・る必要がある。
的と考えて設計されておシ、研究開発用のための検査機
能というものはあまシ考慮されていなかった。量産環境
と研究開発環境との相違としてその故障解析機能が挙げ
られる。す々わち、量産時には試験対象集積回路の良否
判定に重点が置かれ、一方研究開発時には、不良の場合
の不良原因の追求が重要である。例えば、１枚のウェハ
上に多数個の同一チップを製造するよう々集積回路の場
合、量産時には、丑ず検査装置によシウエハ上で正常な
チップのみを選別し、選別された正常チップのみ後工程
（切断、組み立て）にまわせばよい。しかし彦から、研
究開発時には、ウェハ上の全てのチップが何らかの不良
を持っていることもめずらしくは々い。この場合ウェハ
状態のま１で不良原因を追求することはウェハ強度の点
で無理であシ、できるだけ正常に動作している部分回路
を多く含んだチップを選択して、後工程にまわし、組み
立てられた状態での不良原因の解析が必要である。この
ためには、ウェハ上で、できるだけ短時間に、能率良く
不良解析の候補と々るチップを選択す・る必要がある。
しかしながら従来の検査装置では、このよう々問題に短
時間で対応できる有効々機能は具備されておらず、不良
解析の候補となるチップの選択に多大の時間と経験を要
するという欠点があった。
時間で対応できる有効々機能は具備されておらず、不良
解析の候補となるチップの選択に多大の時間と経験を要
するという欠点があった。
くゝ発明の目的〉
この発明の目的は、検査装置が不良解析のための候補チ
ップを検査結果よシ自動的に表示することができるよう
にすることによシ、上記欠点を除去し、能率良く不良解
析が実行できるようにした検査装置を提供することにあ
る。
ップを検査結果よシ自動的に表示することができるよう
にすることによシ、上記欠点を除去し、能率良く不良解
析が実行できるようにした検査装置を提供することにあ
る。
〈発明の概要〉
この発明の検査装置によれば、上記目的の達成のために
、試験対象回路を識別するための識別符号および一連の
試験バタンとその期待値を供給する手段と、上記試験対
象回路の入力端子に上記試験・ぐタンを印加する手段と
、上記試験対象回路の出力端子の応答を判定する手段と
、その応答判定結果と上記期待値とを比較して、その比
較結果の一致／不一致を報告する手段と、その報告のう
ち、不一致の報告回数を計数して保持する手段と、その
計数保持された内容を退避しておく手段と、その退避内
容と上記計数保持内容とを比較して大小関係を判定する
手段と、上記識別符号を保持しておく保持手段と、上記
大小関係の判定における一方の結果にもとすき上記計数
保持内容を上記退避内容にすると共に対応する識別符号
を上記保持手段に保持させる手段と識別符号々らびに上
記退避内容を表示する手段とよシ構成される。
、試験対象回路を識別するための識別符号および一連の
試験バタンとその期待値を供給する手段と、上記試験対
象回路の入力端子に上記試験・ぐタンを印加する手段と
、上記試験対象回路の出力端子の応答を判定する手段と
、その応答判定結果と上記期待値とを比較して、その比
較結果の一致／不一致を報告する手段と、その報告のう
ち、不一致の報告回数を計数して保持する手段と、その
計数保持された内容を退避しておく手段と、その退避内
容と上記計数保持内容とを比較して大小関係を判定する
手段と、上記識別符号を保持しておく保持手段と、上記
大小関係の判定における一方の結果にもとすき上記計数
保持内容を上記退避内容にすると共に対応する識別符号
を上記保持手段に保持させる手段と識別符号々らびに上
記退避内容を表示する手段とよシ構成される。
〈実施例〉
構成
次にこの発明について図面を参照して詳細に説明する。
この発明の実施例を示す第１図において、この発明の検
査装置は、試験対象回路（ＤＵＴ）を識別するための識
別符号と、一連の試験・ぐタン及びその期待値とを供給
するドライバ群１と、そのドライバ群１よシ一連の試験
・ぐタンを信号線群３を通じて受は取９、信号線群６を
経由してＤＵＴの入力端子へ印加する試験・ぐタン・ド
ライバ５と、ＤＵＴの出力端子での応答信号群７を受は
取シ、信号レベルが所定値以上か否かを判定するレシー
バ群８と、レシーバ群８でのＤＵＴの応答の判定結果９
とドライバ群１よυの期待値信号４とを入力して一致／
不一致を判定する判定回路１０と、−Ｗ不一致判定回路
１０の出力の不一致報告信号ｌ］を入力して不一致結果
の解析を行う不一致解析回路１２と、ドライバ群１中の
ＤＵＴ識別符号信号２及び不一致解析回路１２よシの制
御信号１３を入力して、ＤＵＴ識別符号を保持するＤＵ
Ｔ識別符号保持回路１４と、不一致解析回路１２よシの
不一致解析結果１５及びＤＵＴ識別符号を表示する表示
装置１６とから構成されている。
査装置は、試験対象回路（ＤＵＴ）を識別するための識
別符号と、一連の試験・ぐタン及びその期待値とを供給
するドライバ群１と、そのドライバ群１よシ一連の試験
・ぐタンを信号線群３を通じて受は取９、信号線群６を
経由してＤＵＴの入力端子へ印加する試験・ぐタン・ド
ライバ５と、ＤＵＴの出力端子での応答信号群７を受は
取シ、信号レベルが所定値以上か否かを判定するレシー
バ群８と、レシーバ群８でのＤＵＴの応答の判定結果９
とドライバ群１よυの期待値信号４とを入力して一致／
不一致を判定する判定回路１０と、−Ｗ不一致判定回路
１０の出力の不一致報告信号ｌ］を入力して不一致結果
の解析を行う不一致解析回路１２と、ドライバ群１中の
ＤＵＴ識別符号信号２及び不一致解析回路１２よシの制
御信号１３を入力して、ＤＵＴ識別符号を保持するＤＵ
Ｔ識別符号保持回路１４と、不一致解析回路１２よシの
不一致解析結果１５及びＤＵＴ識別符号を表示する表示
装置１６とから構成されている。
動作
このような構成の検査装置を使用して、集積回路のウェ
ハ上の各チップを検査する際の検査方法および装置の動
作は以下の通シである。
ハ上の各チップを検査する際の検査方法および装置の動
作は以下の通シである。
まず検査開始に先立って、検査装置のイニシャライズ（
初期化）が行われる。この時、不一致解析回路１２内に
存在する２種類のカウンタのうち退避手段としての最小
不一致回数カウンタを最大値にセットし、もう一方の不
一致報告回数計数用としてのワーキング・カウンタをＯ
にセットしておく。
初期化）が行われる。この時、不一致解析回路１２内に
存在する２種類のカウンタのうち退避手段としての最小
不一致回数カウンタを最大値にセットし、もう一方の不
一致報告回数計数用としてのワーキング・カウンタをＯ
にセットしておく。
次にウェハ上の最初のチップに対してドライバ群１よシ
一連の試験バタンか試験バタン・ドライバ５へ送られる
。ＤＵＴの一連の応答はレシーバ群８へ集められ、一致
／不一致判定回路１０への片側の入力信号９となる。Ｄ
ＵＴの応答は、期待値を供給するドライバ群１よシの信
号４と一致／不一致判定回路１０で比較され、不一致の
場合は不一致報告信号１１を生成する。
一連の試験バタンか試験バタン・ドライバ５へ送られる
。ＤＵＴの一連の応答はレシーバ群８へ集められ、一致
／不一致判定回路１０への片側の入力信号９となる。Ｄ
ＵＴの応答は、期待値を供給するドライバ群１よシの信
号４と一致／不一致判定回路１０で比較され、不一致の
場合は不一致報告信号１１を生成する。
一致／不一致判定回路１０の構成は例えは第２図に示す
ように構成されている。期待値信号４とレベル判定され
たＤＵＴ応答信号９はビット単位の比較回路１７（■印
）へ入力され１ビツトでも相違が検出されると、出力の
不一致報告信号１１をセット（論理”１” ）する。不
一致報告信号１１を入力した不一致解析回路１２（第１
図）では、不一致報告信号１１がセットされる毎に、前
記ワーキング・カウンタの内容を１ずつ増加してゆく。
ように構成されている。期待値信号４とレベル判定され
たＤＵＴ応答信号９はビット単位の比較回路１７（■印
）へ入力され１ビツトでも相違が検出されると、出力の
不一致報告信号１１をセット（論理”１” ）する。不
一致報告信号１１を入力した不一致解析回路１２（第１
図）では、不一致報告信号１１がセットされる毎に、前
記ワーキング・カウンタの内容を１ずつ増加してゆく。
一連の試験バタンの印加が終了した時点では、ワーキン
グ・カウンタにはウェハ上の特定チップに関して、試験
中に生起した不一致（エラー）回数（バタン単位での不
一致数）が保持されている。
グ・カウンタにはウェハ上の特定チップに関して、試験
中に生起した不一致（エラー）回数（バタン単位での不
一致数）が保持されている。
そこでその時点で、最小不一致回数カウンタの内容とワ
ーキング・カウンタの内容とを比較し、（最小不一致回
数カウンタの内容）〉（ワーキング・カウンタの内容）
の条件が成立するならば、前記最小不一致回数カウンタ
の内容は、ワーキング・カウンタの内容で書き換えられ
、つまり不一致報告回数が退避され、また同時にＤＵＴ
識別符号保持回路１４へＤＵＴ識別符号信号２（この場
合にはウェハ上のチップ番号）を書き込むように制御信
号１３を不一致解析回路１２は生成する。このようにし
て一連の試験・やタンによるウェハ上の特定チップの試
験が終了した時点で、不一致解析回路１２内のワーキン
グ・カウンタは０にセットされ、ウェハ上の次のチップ
の試験が同一の手順で実行される。
ーキング・カウンタの内容とを比較し、（最小不一致回
数カウンタの内容）〉（ワーキング・カウンタの内容）
の条件が成立するならば、前記最小不一致回数カウンタ
の内容は、ワーキング・カウンタの内容で書き換えられ
、つまり不一致報告回数が退避され、また同時にＤＵＴ
識別符号保持回路１４へＤＵＴ識別符号信号２（この場
合にはウェハ上のチップ番号）を書き込むように制御信
号１３を不一致解析回路１２は生成する。このようにし
て一連の試験・やタンによるウェハ上の特定チップの試
験が終了した時点で、不一致解析回路１２内のワーキン
グ・カウンタは０にセットされ、ウェハ上の次のチップ
の試験が同一の手順で実行される。
ウェハ上の全てのチップの検査が終了した時点で、ＤＵ
Ｔ識別符号保持回路１４の内容と前記最小不一致回数カ
ウンタの内容とを表示装置１６へ表示することによシ、
ウェハ上のテップで、不一致（エラー）回数が最小のも
のが自動的に選択されていることになシ、従来のように
試験結果よシ調査解析を行う必要が無くなシ、研究開発
のための作業が大幅に短縮できるという効果が生ずる。
Ｔ識別符号保持回路１４の内容と前記最小不一致回数カ
ウンタの内容とを表示装置１６へ表示することによシ、
ウェハ上のテップで、不一致（エラー）回数が最小のも
のが自動的に選択されていることになシ、従来のように
試験結果よシ調査解析を行う必要が無くなシ、研究開発
のための作業が大幅に短縮できるという効果が生ずる。
なお不一致解析回路１２の構成は例えば第３図に示すよ
うになっている。すなわちワーキング・カウンタ２１は
、不一致報告信号１１によって加算動作を制御され、こ
のカウンタ２１の内容は信号２２に出力される。最小不
一致回数カウンタ２３の内容は信号線２４に出力され、
比較回路２５によってワーキング・カウンタ２１の内容
と比較され、ワーキング・カウンタ２１の内容が小さい
場合には、ＤＵＴ識別符号保持回路への書き込み制御信
号１３と、最小不一致回数カウンタ２３への書き込み信
号２６を発生する。最小不一致回数カウンタ２３は書き
込み信号２６を受は取ると、ワーキング・カウンタ２１
の内容２２で書き換えられる。
うになっている。すなわちワーキング・カウンタ２１は
、不一致報告信号１１によって加算動作を制御され、こ
のカウンタ２１の内容は信号２２に出力される。最小不
一致回数カウンタ２３の内容は信号線２４に出力され、
比較回路２５によってワーキング・カウンタ２１の内容
と比較され、ワーキング・カウンタ２１の内容が小さい
場合には、ＤＵＴ識別符号保持回路への書き込み制御信
号１３と、最小不一致回数カウンタ２３への書き込み信
号２６を発生する。最小不一致回数カウンタ２３は書き
込み信号２６を受は取ると、ワーキング・カウンタ２１
の内容２２で書き換えられる。
く効果〉
この発明は以上説明したように、検査装置を、ＤＵＴが
不良の場合でも良品部分のかなシ多い可能性のあるＤＵ
Ｔを自動的に指摘してくるように構成することによシ研
究開発時の評価作業を大幅に短縮できるという効果があ
る。
不良の場合でも良品部分のかなシ多い可能性のあるＤＵ
Ｔを自動的に指摘してくるように構成することによシ研
究開発時の評価作業を大幅に短縮できるという効果があ
る。
第１図はこの発明の実施例を示す全体のブロック図、第
２図は第１図に示した一致／不一致判定回路１０の実施
例を示す回路図、第３図は第１図に示した不一致解析回
路１２の実施例を示す回路図である。 １・・・ＤＵＴ識別符号、試験バタン、期待値のドライ
バ群、２・・・ＤＵＴ識別符号信号、３・・・試験バタ
ン信号、４・・・期待値信号、５・・・ＤＵＴ入力端子
ドライバ、６・・・試験・ゼタン信号、７・・・ＤＵＴ
出力端子応答信号、８・・・ＤＵＴ応答判定回路、９・
・・ＤＵＴ応答判定信号、１０・・・一致／不一致判定
回路、１１・・・不一致報告信号、１２・・・不一致解
析回路、１３・・・ＤＵＴ識別符号書き込み信号、１４
・・・ＤＵＴ識別符号保持回路、１５・・・最小不一致
回数信号、１６・・・表示装置Ｏ 特許出願人 日本電気株式会社 代理人草野 卓
２図は第１図に示した一致／不一致判定回路１０の実施
例を示す回路図、第３図は第１図に示した不一致解析回
路１２の実施例を示す回路図である。 １・・・ＤＵＴ識別符号、試験バタン、期待値のドライ
バ群、２・・・ＤＵＴ識別符号信号、３・・・試験バタ
ン信号、４・・・期待値信号、５・・・ＤＵＴ入力端子
ドライバ、６・・・試験・ゼタン信号、７・・・ＤＵＴ
出力端子応答信号、８・・・ＤＵＴ応答判定回路、９・
・・ＤＵＴ応答判定信号、１０・・・一致／不一致判定
回路、１１・・・不一致報告信号、１２・・・不一致解
析回路、１３・・・ＤＵＴ識別符号書き込み信号、１４
・・・ＤＵＴ識別符号保持回路、１５・・・最小不一致
回数信号、１６・・・表示装置Ｏ 特許出願人 日本電気株式会社 代理人草野 卓
Claims (1)
- （１）試験対象回路を識別するための識別符号と一連の
試験・やタン及びその期待値を供給する手段と、 上記試験対象回路の入力端子に上記試験・やタンを印加
する手段と、 上記試験対象回路の出力端子の応答を判定する手段と、 上記期待値と上記応答の判定結果とを比較し１、その比
較結果の一致／不一致を報告する手段と、上記報告のう
ち、不一致の報告回数を計数して保持する手段と、 その計数保持された内容を退避しておく退避手段と、 その退避内容と上記計数保持内容とを比較して大小関係
を判定する手段と、 上記識別符号を保持しておく保持手段と、上記退避内容
と計数保持内容との大小関係の判定結果の一方によシそ
の計数内容を上記退避手段の退避内容にすると共にその
時の上記識別符号を上記保持手段に保持させる手段と、 上記保持手段の識別符号ならびに上記退避手段の退避内
容を表示する手段と、 よシなる集積回路検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058969A JPS59184542A (ja) | 1983-04-04 | 1983-04-04 | 集積回路検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058969A JPS59184542A (ja) | 1983-04-04 | 1983-04-04 | 集積回路検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59184542A true JPS59184542A (ja) | 1984-10-19 |
Family
ID=13099670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58058969A Pending JPS59184542A (ja) | 1983-04-04 | 1983-04-04 | 集積回路検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59184542A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965515A (en) * | 1986-10-15 | 1990-10-23 | Tokyo Electron Limited | Apparatus and method of testing a semiconductor wafer |
| JP2007513837A (ja) * | 2003-12-15 | 2007-05-31 | ジョンソン・コントロールズ・ゲー・エム・ベー・ハー | 変位可能なシートに取り付けるのに適したトリムパネルおよびシート |
-
1983
- 1983-04-04 JP JP58058969A patent/JPS59184542A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965515A (en) * | 1986-10-15 | 1990-10-23 | Tokyo Electron Limited | Apparatus and method of testing a semiconductor wafer |
| JP2007513837A (ja) * | 2003-12-15 | 2007-05-31 | ジョンソン・コントロールズ・ゲー・エム・ベー・ハー | 変位可能なシートに取り付けるのに適したトリムパネルおよびシート |
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