JPS59181821A - 関数出力デ−タ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　発明の技術分野 本発明ばＤ　Ａ　Ｃ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ　
Ｃｏｎｖｅｒｔｅｒ）に係り、特に２　級数を出力する
関数出力データ変換器に関するものである。

（２）　技術の背景 ＤＡＣはデジタル信号をアナログ信号に変換する変換器
でＡ　Ｄ　Ｃ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ　Ｃｏｎ
ｖｅｒｔｅｒ）と共に、自然界に在る物理量等の情報は
アナログ量である為、これらをデジタル処理するために
必要である。これには加算形、はしご形、抵抗分圧形等
の方法が用いられている。一般的に使用されているのは
、はしご形抵抗回路で、別名Ｒ−２Ｒラダー抵抗ネット
ワークといわれている。このラダー抵抗ネットワークと
は、はしご形に抵抗Ｒが夫々直列に接続し、抵抗２Ｒの
一端が抵抗ＲとＲの間に接続された回路をいう。なお、
抵抗２Ｒは抵抗Ｒの２倍の値である。このはしご形抵抗
回路には定電圧形、定電流形等がある。これらによるＤ
ＡＣはほとんど２　級数の変換器である。なお。

ｎはｎ＝０．１，２，３．　　・・・、ｎの自然数であ
る、例えば（Ｒ−２Ｒ）ラダー抵抗ネットワークの場合
、Ｒ，２Ｒ抵抗の組故に応じて２進のビ・７ト数が対応
し、そして順次重み付りが成されている。

しかし、２　級数以外の例えば２　級数なる関数データ
変換器はまだみうけられない。

（３）　従来技術と問題点 第１図ば一従来例の４ビツトＤＡｃの回路構成図である
。

同図において、２准将号の各ビットの状態（０゜１）に
対応して動作するスイッチＳ＋、　　・・・。

Ｓａ、　　このスイッチの一方の端は（Ｒ−２Ｒ）ラダ
ー抵抗に接続し、他端は定電流源回路のトランジスタの
コレクタに接続されている。このラダー抵抗ネットワー
クはＲと２Ｒではしご形の構成となっている。そしてこ
のラダー抵抗ネットワークの２Ｒ抵抗の一端はアース電
位接続されている。

夫々のＩ−ランジスクのエミッタには抵抗Ｒｅを介して
電圧−ＶＥａ　　が接続されている。　また夫々のトラ
ンジスタのヘースには基準電圧−Ｖ＝已Ｆが印加されて
いる。またこの回路は４ビツトに対応した構成となって
いる。

同図に於いて１例えばスイッチｓ３がラダー抵抗側に入
っている状態（ＯＮ状態）の場合に、定電流回路のトラ
ンジスタに流れる電流をＩとすれは、そのスイッチＳ３
に対するラダー抵抗の２Ｒ側には（１／３）Ｉ、右のＲ
側には（１／３）Ｉ。

左のＲ側には（１／３）Ｉの電流が流れ点に３に流れ込
む。従ってこの時、出力電流）　　ｏｕｔは（１／３）
・　（１／２）Ｉとなる。点Ｋ１．に２゜Ｋ４について
も同様の考え方ができる。故にスイッチ　３１，３２．
Ｓ３．Ｓ４が夫々ＯＮ状態となった場合（１／３）　　
・　（１／２）Ｔ、　　　（１／３）・　（１／２）Ｉ
、　　（１／３）　　・　（１／２）１゜（１／３）　
　・　（１／２）Ｉの出力電流が得られる。

すなわちデジタル信号の２進数の各ビットに対応して動
作ず葛スイッチＳａ、Ｓ３．　　　Ｓ２．Ｓｌには１／
２°、１／２’、１／２　．１／２の重みイ」けがなさ
れた事となり、これに応じて出力としてアナログ量の電
流が得られる。この方式は２進化電流減衰加算方式とい
う。

第２図は従来例の４ピノ）ＤＡＣの回路構成図である。

同図に於いて、第１図の定電流源回路トランジスタのエ
ミッタ抵抗Ｒｅの部分にＲ−２Ｒラダー抵抗が接続し、
２進数の各ピントに対応して動作するスイッチＳ１．・
・・・・Ｓ４の一端がコレクタに接＞；ａ　Ｌ　、スイ
ッチ他端は出力端子Ｉｏｕｔ１゜１ｏｕｔ２となってい
る。各トランジスタのヘースには−ＶＲＡＦ電位が付加
されている。　更にラダー抵抗の上位ヒントに対応する
抵抗Ｒと２Ｒの接続点に−ＶＥεが付加され、トランジ
スタのヘースには−ＶＩ？ＥＦ　　か付加されている。

例えば、スイッチＳ４が出力１ｏｕｔ＋側に入っている
場合、トランジスタを通して流れる電流をＩとすると、
スイッチＳ’３．Ｓ２．Ｓｌが夫々ＯＮ　（Ｉｏｕｔ＋
側に入った）状態では夫々に対して（１／２）Ｉ、　　
（１／４、）Ｉ、　　（１／８）Ｉの電流が流れる。尚
、Ｓｌ・・・Ｓ４がＩｏｕｔ２側に入っている場合は第
１図と同様な出力が得られる。　従ってＩｏｕｔ２はＩ
ｏｕｔ４の補数に対′応する微小電流が得られる。　こ
の方式は２進重みづけ電流加算方式である。故に８　（
２）、４．（２）、２（２）、１（２°）の重みがＳａ
、３３，３２．Ｓｔに付加された形となっている。また
この回路は出力側から見た場合インピーダンスが高いと
言う利点を有している。

なお、２　のｎの数に対応したＲ−２Ｒラダー抵抗を増
すことで所定の２　級数データが発生できる。

以上２つの従来例を示したが、これらは２級数を表現し
ている。故に、夫々の回路では、２　以外の級数が表現
できない欠点を有していた。

（４）　発明の目的 本発明なよ上記従来の２　級数のデータ変換器と異なり
、２　級数を出力する関数データ変換器を提供すること
を目的とする。

（５）　発明の構成 そしてこの目的は２　級数の電流出力が得られるＤＡＣ
に於いて、該ＤＡＣの異なるＲ−２Ｒラダ一抵抗ネツト
ワーク回路を２回路組合わせる回路を設けたことを特徴
とする関数出力データ変換器を提供することによって達
成される。

（６）　発明の実施例 以下２本発明−実施例を図面に基づき詳述する。

第３図は１本発明に於ける２　級数を出力する関数デー
タ変換器の回路構成図である。なお、ｎは自然数である
。

同図に於いて９本発明の二実施例は従来例である第１図
の定電流回路の抵抗Ｒｅの部分に、第２図の如＜　　（
Ｒ−２Ｒ）ラダー抵抗を付加した構成であり、そして４
ビツト構成のＤＡＣと成っている。すなわち、これは２
進化電流減衰加算力式と２進重みづけ電流加算方式を組
合わせた形と成っている。またこの４ビツトは各ビット
に対応してカレントスイッチ、Ｓ＋　・・・Ｓａを動作
させる。

このスイッチＳ＋・・・Ｓａの一方は（Ｒ２２Ｒ２）ラ
ダー抵抗ネットワークに接続され、このラダー抵抗ネッ
トワークの左端から出力１　　（＋ｕｔ＋か得られる。

このスイッチＳ１・・・Ｓａを切換えることで（Ｒ；−
２Ｒ＋）ラダー抵抗ネットワークによるテジタルーアナ
ログ変換による電流が出力部）子１ｏｕｔ２より得られ
る。

一方、このスイッチの共通端子はトランジスタＴｒ１・
・・、Ｔｒａのコレクタに接続されている。このトラン
ジスタＴｒ＋、　　・・・Ｔｒａのエミノクには（Ｒ１
−２Ｒ１）ラダー抵抗ネ・ノドワークが接続されている
。そして、夫々のトランジスタＴｒ１・・・’ｐｒａの
ヘースには、Ｔｒｏとオペアンプ１により基準電圧ＶＰ
ＥＦが印加されている。（Ｒ２，−２Ｒ２）のラダー抵
抗ネットワークの夫々２Ｒ２の一端はアース電位に接続
され１Ｒ＋　　２Ｒ＋ラダー抵抗ネ・ノドワークのＫ１
点に−ＶＥＥ電圧が印加されている。

同図に於いて、カレントスイッチＳ１．・・・ＳａがＩ
ｏｕｔ２を出力する側に入っている場合の動作は、ラダ
ー抵抗ネットワークにより、従来例の第２図で詳述した
如＜Ｔｒ　１に流れる電流を１とすれは、夫々のＴｒｌ
、　　・・、Ｔｒ、ｔのコレクターエミッタ聞に流れる
電流は１．　　（１／２）ｉ上位ビットから下位ビット
を見た時の合成抵抗が同しであるラダー抵抗ネットワー
クの特性により分岐点に４では、２Ｒ＋、Ｒ＋側から同
じ（１／８）■２分岐点に３では２Ｒ＋、Ｒ＋側から（
１／４）１．分岐点に’２では２Ｒ１，Ｒ＋側から（１
／２）Ｉ、分岐点に′１では２Ｒ１，Ｒ＋側から１が流
れる。

次にカレントスイッチＳ＋、　　・・・・・Ｓａが１ｏ
ｕｔ＋を出力する側に入っている場合の動作は（Ｒ１−
２Ｒ＋）ラダー抵抗ネットワークと（Ｒ２−２Ｒ２）ラ
ダー抵抗ネットワークがＤＡＣ動作を同時に行なう。従
って（Ｒ＋　　２Ｒ＋）ラダー抵抗ネットワークの方は
上述の動作を行ない。

（Ｒ２−２Ｒ２）ラダー抵抗ネットワークの方は従来例
第１図の動作を行なう。故にこの２つの回路動作を組合
わせると７例えばカレントスイッチＳ＋のみがＯＮ状態
（出力Ｉｏｕｔ＋が得られる）となった場合、出力端子
Ｉｏｕｔ＋には（ＩＸＩ）Ｉの電流か流れる。またカレ
ントスイッチＳ２のみがＯＮ状態となった場合、出力端
子Ｉｏｕｔ＋には（１／２ｘｌ／２）Ｉの電流が流れる
。以上の如くカレントスイッチＳ＋、　　・・・・Ｓａ
が夫々ＯＮ状態となった場合、それに対応して出力端子
１ｏｕｔ＋には（ＩＸＩ）Ｉ、’　　（１／２Ｘ１／２
）Ｉ、（１／４ｘｌ／４）Ｉ、　　（１／８ｘｌ／８）
Ｉの電流が流れる。従って各ビットの信号（０，１）に
より電子的に動作するカレントスイッチＳｌ、Ｓ２゜Ｓ
３．Ｓｍには２　　（＝６４）、２４　（−１’６）。

故に本発明実施例の変換器は２　級数が得られる。

また２本発明の一実施例によれば、スイッチＳ＋、　　
・・・、Ｓａが出力１　　ｏｕｔ２が得られる側に入っ
ている場合、前述の如く、出力端子１ｏｕｔ２には夫々
のスイッチがＯＮ状態で１．　　（１／２）１、　　（
１／４）Ｉ、　　（１／８）Ｉの電流が流れる。

故に、これは一般に見うけられる２進減衰方式ＤＡＣの
動作である。従ってカレントスイッチＳ＋。

・・・、Ｓａの切換は出力端子ＩｏｕｔＩに得られる１
ｒＬ ２　級数と出力端子Ｉｏｕｔ２に得られる２　級数の２
種類の機能を出力する。

また、２つのラダー抵抗ネットワークの抵抗を夫々ＲＩ
＝Ｒ２＝Ｒ，２Ｒ＋＝２Ｒ２＝２Ｒとすればカレントス
イッチＳＩ、・・・、３ａの切換によって出力端子Ｉｏ
ｕｔ１とＩｏｕｔ２からは２　級数に比例した出力の関
数データが得られる。

なお９本発明の一実施例ては４ビツトで構成し。

説明しであるが５　ヒノＩ−数が増加しても良いもの一
ζある。

（７）　発明のりノ果 以」二、訂、細に説明したように１本発明の関数用カテ
ーク変接器は、従来になかった２　級数データが出力す
る変換器である。また出力として、前述した従来の２′
″級数テークも得られる変換器である。従って従来得ら
れている２　級数データと２２′７１級数データの電流
出力が得られ有用な点をもっている。更にＲ１２Ｒ１，
Ｒ２〜２Ｒ２ラダー抵抗不、トワークをいずれもＲ−２
Ｒ抵抗不ソ１−　ワ−’／　ニずれば、出力１ｏｕｔ　
１．　　Ｉｏｕｔ　２　ニハ２”級数に比例した補数関
係の電流出力か得られる効果を有している。

【図面の簡単な説明】 第１、及び２図は従来のＤＡＣ回路構成図、第３図は本
発明の関数出力データ変換器の回路構成図である。 Ｒｅ、Ｒ，２Ｒ１，Ｒ１，２Ｒ２，Ｒ２，・・・抵抗　
　　ＳＬ、Ｓ２．Ｓ３．Ｓ４・　・カレントスイッチ　
　　Ｔｒ　ｏ、Ｔｒ　１．Ｔｒ　２．Ｔｒ３、ＴｒＩｌ
、Ｔｒ５．・・・トランジスタ特許出願人　　富士通株
式会社 に、］二・１．１．、二。 第１図 第２図 ＶＥＥ 第３図

Claims (2)

【特許請求の範囲】
1. （１）　　２　級数の電流出力が得られるＤＡＣに於い
   て、該ＤＡＣの異なるＲ　−２’　Ｒラダー抵抗ネット
   ワーク回路を２回路組合わせる回路を設けたことを特徴
   とする関数出力データ変換器。
2. （２）　前記Ｒ−２Ｒラダー抵抗ネットワーク回路の２
   回路の抵抗値を同じにしたことを特徴とする特許請求の
   範囲第１項記載の関数出力データ変換器。