JPS59181813A - 波動デイジタルフイルタで使用するための抵抗素子２ポ−トを模擬するための回路装置 - Google Patents
波動デイジタルフイルタで使用するための抵抗素子２ポ−トを模擬するための回路装置Info
- Publication number
- JPS59181813A JPS59181813A JP59052463A JP5246384A JPS59181813A JP S59181813 A JPS59181813 A JP S59181813A JP 59052463 A JP59052463 A JP 59052463A JP 5246384 A JP5246384 A JP 5246384A JP S59181813 A JPS59181813 A JP S59181813A
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- Japan
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- boat
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- circuit device
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0201—Wave digital filters
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Networks Using Active Elements (AREA)
- Superheterodyne Receivers (AREA)
- Complex Calculations (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Analogue/Digital Conversion (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Amplitude Modulation (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、波動ディジタルフィルタ（ｗａｖｅｄｉｇｉ
ｔａｌ ｆｉｌｔｅｒ）で使用するための抵抗素子２ポ
ートを模擬するための回路装置に関する。
ｔａｌ ｆｉｌｔｅｒ）で使用するための抵抗素子２ポ
ートを模擬するための回路装置に関する。
波動ディジタルフィルタは、例えば西独特許願公開公報
第２０２７３０３号明細書から公知となっている。フィ
ルタ基本回路として、アナログ信号に対しては、特に分
岐′回路の形態で慣用のＬＯ回路が用いられており、イ
ンダクタンスおよび容量は遅延を伴なう１ポ一ト回路と
して、そして線路素子は遅延を伴なう２ボート回路とし
て構成され、そして無負荷、短絡、抵抗。
第２０２７３０３号明細書から公知となっている。フィ
ルタ基本回路として、アナログ信号に対しては、特に分
岐′回路の形態で慣用のＬＯ回路が用いられており、イ
ンダクタンスおよび容量は遅延を伴なう１ポ一ト回路と
して、そして線路素子は遅延を伴なう２ボート回路とし
て構成され、そして無負荷、短絡、抵抗。
抵抗の無いおよび抵抗のある源もしくはソースは遅延の
ない１ボ一ト回路として構成され、さらに変成器ジャイ
レータ、サーキュレータは遅延時間のない多ボート回路
として構成され、そして単一ボートおよび複数ボート回
路はアダプタにより相応に相互接続されている。第７ａ
図および第７ｂ図に示されている互いに双対の抵抗素子
２ボートは、対応のボートの出力に波動シンク（ｗｅｌ
１ｅｎｓｅｎｋｅ ） ｋ有する３ポ一ト直列もしく
は並列アダプタとして実現されている（第７ｃ図および
第７ｄ図参照ン。
ない１ボ一ト回路として構成され、さらに変成器ジャイ
レータ、サーキュレータは遅延時間のない多ボート回路
として構成され、そして単一ボートおよび複数ボート回
路はアダプタにより相応に相互接続されている。第７ａ
図および第７ｂ図に示されている互いに双対の抵抗素子
２ボートは、対応のボートの出力に波動シンク（ｗｅｌ
１ｅｎｓｅｎｋｅ ） ｋ有する３ポ一ト直列もしく
は並列アダプタとして実現されている（第７ｃ図および
第７ｄ図参照ン。
本発明の課題は、トランスミツタンス（ｔｒａ−ｎｓｍ
ｉ ｔ Ｌａｎｃｅ ｌが単位回路に零点を有しない波
動ディジタルフィルタ（ｗａｖｅ ｄｉｇｉｔａｌ ｆ
ｉｌｔｅｒ］を極めて廉価に実現することを可能にする
回路装置全提供することにある。
ｉ ｔ Ｌａｎｃｅ ｌが単位回路に零点を有しない波
動ディジタルフィルタ（ｗａｖｅ ｄｉｇｉｔａｌ ｆ
ｉｌｔｅｒ］を極めて廉価に実現することを可能にする
回路装置全提供することにある。
上記の課題Ｉ″ｉ特許請求の範囲第１項および第９項の
謂ゆる％徴部分に記載の構成によって実現される。
謂ゆる％徴部分に記載の構成によって実現される。
上に述べた公開公報の第１５図には類似のディジタルフ
ィルタ構造が示唆されているが、しかしながら同公報の
第１５図は、第１４ａ図および第１４ｂ図に示されてい
るボート抵抗Ｒ１およびＲ２′ｆｆ：有する２つのボー
トに相互接続するための２ボートアダプタの実施列を示
すものである。
ィルタ構造が示唆されているが、しかしながら同公報の
第１５図は、第１４ａ図および第１４ｂ図に示されてい
るボート抵抗Ｒ１およびＲ２′ｆｆ：有する２つのボー
トに相互接続するための２ボートアダプタの実施列を示
すものである。
本発明による回路装置においては本質的に少数の加算素
子および乗算器しか必要とされない。
子および乗算器しか必要とされない。
万お、特許請求の範囲第２項ないし第８項および第１０
項以下には、最適な構成が記述されている。これらの最
適な構成においては、さらに１つの乗算器もしくは乗数
しか必要としない。
項以下には、最適な構成が記述されている。これらの最
適な構成においては、さらに１つの乗算器もしくは乗数
しか必要としない。
乗算器は、波動ディジタルフィルタがその範祷に属する
巡回形フィルタにおける信号語長が有限であるため、に
、必然的に妨害雑音を惹起するので、本発明による回路
装置における雑音特性も極めて好ましいものとなる。本
発明による回路装置は、有利に減衰等化の実現を可能に
する。
巡回形フィルタにおける信号語長が有限であるため、に
、必然的に妨害雑音を惹起するので、本発明による回路
装置における雑音特性も極めて好ましいものとなる。本
発明による回路装置は、有利に減衰等化の実現を可能に
する。
挾帯域等化器およびフィルタにおいては、信号語長が有
限であるために不安定性、即ち寄生４に）動である柑■
る限界サイクル振動（Ｇ ｒ ｅ ｎ ｚ ｚ ｙ −
ｋ ｌｕｓｑｃｈｗｉｎｇｕｎｇ ）が現われるが−そ
の原因は１電気信郵量゛として処理される数に対しフィ
ルタで利用可能な位数（乗算結果を元の位数に丸めるこ
と）が制限されており、非線形作用を及ぼすからである
。この限界サイクルは、一般に、ディジタルフィルタの
実現、特に高次の等化器およびフィルタの直接的な実現
においては完全に除去することはできない（ベルリン、
）１イデルベルグおよびニューヨーク所在（７） Ｓｐ
ｒ ｉｎｇｅｒ −ｖｅｒｌａｇ社１９７３年発行のＨ
，Ｗ、ＳｃｈＭｓｓｌｅｒ著のｒＤｉｇｉｔａｌｅ Ｓ
ｙｓｔｅｍｅ ｚｕｒ Ｓｉｇｎａｌｖｅｒａｒｂｅｉ
ｔｕｎｇＪ参照）。これに対して本発明による回路装置
は、西独時計公報第２４１８９２３号明細書に提案され
た手段を講じた場合、完全な安定性を保証することがで
きる。しかしながら多くの事−〇において、この安定性
手段は全く必要とされない。
限であるために不安定性、即ち寄生４に）動である柑■
る限界サイクル振動（Ｇ ｒ ｅ ｎ ｚ ｚ ｙ −
ｋ ｌｕｓｑｃｈｗｉｎｇｕｎｇ ）が現われるが−そ
の原因は１電気信郵量゛として処理される数に対しフィ
ルタで利用可能な位数（乗算結果を元の位数に丸めるこ
と）が制限されており、非線形作用を及ぼすからである
。この限界サイクルは、一般に、ディジタルフィルタの
実現、特に高次の等化器およびフィルタの直接的な実現
においては完全に除去することはできない（ベルリン、
）１イデルベルグおよびニューヨーク所在（７） Ｓｐ
ｒ ｉｎｇｅｒ −ｖｅｒｌａｇ社１９７３年発行のＨ
，Ｗ、ＳｃｈＭｓｓｌｅｒ著のｒＤｉｇｉｔａｌｅ Ｓ
ｙｓｔｅｍｅ ｚｕｒ Ｓｉｇｎａｌｖｅｒａｒｂｅｉ
ｔｕｎｇＪ参照）。これに対して本発明による回路装置
は、西独時計公報第２４１８９２３号明細書に提案され
た手段を講じた場合、完全な安定性を保証することがで
きる。しかしながら多くの事−〇において、この安定性
手段は全く必要とされない。
と言うのは、本発明による等化器およびフィルタ１−ｉ
、抵抗２ボートを付加的に用いることによシ顕著か接受
動特性を有するからである。
、抵抗２ボートを付加的に用いることによシ顕著か接受
動特性を有するからである。
以下添付図面を参照して詳細に説明する。
本説明の末尾に掲示しである表１および表２には、抵抗
およびコンダクタンス素子２ボートの可能な実現列が纒
めて示されておシ、表中、左欄には関連の図面の番号が
示されており、左から２番目の欄には回路１２号が、そ
れに続く欄には乗算係数の値が、そして最後の２９の欄
にばＳマトリックス見および伝達マトリックス運が示さ
れている。
およびコンダクタンス素子２ボートの可能な実現列が纒
めて示されておシ、表中、左欄には関連の図面の番号が
示されており、左から２番目の欄には回路１２号が、そ
れに続く欄には乗算係数の値が、そして最後の２９の欄
にばＳマトリックス見および伝達マトリックス運が示さ
れている。
第１図に示すように、入力ボート１および出力ボート２
が設けられる。２つの入力信号ａ１゜ａ２は＄１の加算
器８１［よシ加算されて次いで２つの乗算器により一α
１および−α２で負にスケーリングされる。−α１でス
ケーリングされた和信号は別の加算器Ｓ２で入力ボート
の入力信号ａ１と力日算されて出力信号ｂ１となると共
に、第４の加算器Ｓ４で、−α２でスケーリングされた
和信号と加算されて次いでインノ々−タ１で反転され出
力ボートから出力信号ｂ２として取出きれる。Ｓマトリ
ックスＳの個々の値に対応して、入力信号（（対する２
つの出力信号の依存関係８１１＝１−α１ 、 Ｓ １
２＝−α１゜８２１−α２−（１−α１）および８２２
−α１＋α２が１ヌ１から理解されるであろう。他の回
路と同様に構成されている。第２図は、単に入力同志お
よび出力ボート同志が置換されているだけで第１図の回
路と同じ回路構成を示す。第３図の回路にオ、−いては
、２つの人力信号ａ１およびａ２は第１の加算器で加算
されて、次いで２つの乗数−α１および−α３で負値に
スケーリングされる。このようにしてスケ−１Ｊングさ
れた第１］信号は次いで、別の加算器で入力ポートの入
力信号ａ２もしくは入力ポートの入力信号ａ１と加算さ
れ、出力信号ｂ２もしくはｂｌとして出力ポートもしく
は入力ポートに供給される。
が設けられる。２つの入力信号ａ１゜ａ２は＄１の加算
器８１［よシ加算されて次いで２つの乗算器により一α
１および−α２で負にスケーリングされる。−α１でス
ケーリングされた和信号は別の加算器Ｓ２で入力ボート
の入力信号ａ１と力日算されて出力信号ｂ１となると共
に、第４の加算器Ｓ４で、−α２でスケーリングされた
和信号と加算されて次いでインノ々−タ１で反転され出
力ボートから出力信号ｂ２として取出きれる。Ｓマトリ
ックスＳの個々の値に対応して、入力信号（（対する２
つの出力信号の依存関係８１１＝１−α１ 、 Ｓ １
２＝−α１゜８２１−α２−（１−α１）および８２２
−α１＋α２が１ヌ１から理解されるであろう。他の回
路と同様に構成されている。第２図は、単に入力同志お
よび出力ボート同志が置換されているだけで第１図の回
路と同じ回路構成を示す。第３図の回路にオ、−いては
、２つの人力信号ａ１およびａ２は第１の加算器で加算
されて、次いで２つの乗数−α１および−α３で負値に
スケーリングされる。このようにしてスケ−１Ｊングさ
れた第１］信号は次いで、別の加算器で入力ポートの入
力信号ａ２もしくは入力ポートの入力信号ａ１と加算さ
れ、出力信号ｂ２もしくはｂｌとして出力ポートもしく
は入力ポートに供給される。
第１．１図に示す回路構成は、ボート１を無反射に選択
した場会、即ち、第１図の回路構ノ戎力りらα１に対し
値１を設定した場曾に導出される。第２゜２図は、ボー
トを置換しただけで第１，１図と同じ回路構成を示す。
した場会、即ち、第１図の回路構ノ戎力りらα１に対し
値１を設定した場曾に導出される。第２゜２図は、ボー
トを置換しただけで第１，１図と同じ回路構成を示す。
第１，２図の回路構成は、α２−１と設定することによ
り第１図の回路８１＜成から導出することができる。第
２．１図も、第２図においてボート１を無反射に選択し
た場会の回路構成全方す。第３．１図の回路構成は、α
１ ＝ １ ’（ボート１が無反射）とした場会に第３
図の回路構成から導出され、そして第３．２図の回路構
成はボートを置換することによシ第３゜１図の回路構成
から導出される。
り第１図の回路８１＜成から導出することができる。第
２．１図も、第２図においてボート１を無反射に選択し
た場会の回路構成全方す。第３．１図の回路構成は、α
１ ＝ １ ’（ボート１が無反射）とした場会に第３
図の回路構成から導出され、そして第３．２図の回路構
成はボートを置換することによシ第３゜１図の回路構成
から導出される。
第４図１．第５図および第６図は、第１図ないし第３図
のものに対し双対である抵抗素子２ボートのディジタル
回路列を示す。第１図においては、入力ポートからの入
力信号ａ１の反転信号および出力ポートの入力信号ａ２
が刃口算器で力「Ｊ算され、次いで乗数−α１でスケー
リングされ、そして別の加算器で、出力ポートの第２の
乗数−α２でスケーリングされた入力信号ａ２と力ロ算
されて出力信号ｂ２となる。この出力信号ｂ２はさらに
、入力ポートからの入力信号ａ１の反転信号と出力ポー
トから入力信号ａ２との力Ｕ算信号と第３の加算器によ
って加算されて入力ポートの出力信号ｂ１となる。第５
図に示した回路は、第４図に示した回路から、入出力ホ
ートラ１各：：１１１１することにより得られる。第６
図の回路においては２つの入力信号ａｌ、ａ２は２りの
インノ々−夕により反転され１次いで２つの乗数−α１
および−α３で負値にスケーリングされて力り算さｆす
る。その結果得られる和信号は、さらに２つの加算器で
一部では入力ポートの反転された入力信号と加算されて
出力信号ｂ１となり、他方では、出力ボート入力信号ａ
２の反転何列と加算されて出力信号ｂ２となる。第４゜
１図の回路構成は、αＦ−１とした第４図の回路から得
られる。第５，２図に示した回路構成は。
のものに対し双対である抵抗素子２ボートのディジタル
回路列を示す。第１図においては、入力ポートからの入
力信号ａ１の反転信号および出力ポートの入力信号ａ２
が刃口算器で力「Ｊ算され、次いで乗数−α１でスケー
リングされ、そして別の加算器で、出力ポートの第２の
乗数−α２でスケーリングされた入力信号ａ２と力ロ算
されて出力信号ｂ２となる。この出力信号ｂ２はさらに
、入力ポートからの入力信号ａ１の反転信号と出力ポー
トから入力信号ａ２との力Ｕ算信号と第３の加算器によ
って加算されて入力ポートの出力信号ｂ１となる。第５
図に示した回路は、第４図に示した回路から、入出力ホ
ートラ１各：：１１１１することにより得られる。第６
図の回路においては２つの入力信号ａｌ、ａ２は２りの
インノ々−夕により反転され１次いで２つの乗数−α１
および−α３で負値にスケーリングされて力り算さｆす
る。その結果得られる和信号は、さらに２つの加算器で
一部では入力ポートの反転された入力信号と加算されて
出力信号ｂ１となり、他方では、出力ボート入力信号ａ
２の反転何列と加算されて出力信号ｂ２となる。第４゜
１図の回路構成は、αＦ−１とした第４図の回路から得
られる。第５，２図に示した回路構成は。
ボートの置換により第４，１図の回路構成から得られる
。第４．２図の回路構成も、α２＝１と選択して、第４
図の回路構成から得られる。さらにボートの置換で、第
５．１図の構成が得られる。
。第４．２図の回路構成も、α２＝１と選択して、第４
図の回路構成から得られる。さらにボートの置換で、第
５．１図の構成が得られる。
第６，１図の回路構成も、α１＝１と選択して、第６図
の回゛烙構成から得ることができる。第６，１図の回路
構成に対して鏡像関係にあるのが第６．２図に示した回
路構成である（入／出力ポートの置換ン。第８ａ図は、
アナログ基ヤフィルタをそして第８ｂ図は関連のディジ
タル回路構成を示す。
の回゛烙構成から得ることができる。第６，１図の回路
構成に対して鏡像関係にあるのが第６．２図に示した回
路構成である（入／出力ポートの置換ン。第８ａ図は、
アナログ基ヤフィルタをそして第８ｂ図は関連のディジ
タル回路構成を示す。
第１図ないし箱１．１図、第１．２図、第２図、第２．
１１ン１、笛２，２図、第３図、第３．１図、第３．２
１、ンｊ、第４図１１第４，１図、第４．２ン］、第５
図、第５．１図、第’ｉ、２ｆ゛４．第６図、第６，１
図および第６．２１：８ｉｒ、ｔ、 ウェーブフロー
ダイアグラムでいろいろな抵抗素子２ポートの実施例を
示す図、第７ａ図、第７ｂ図 ＠ ７ ｃ図および第７
ｄ図２つの互い（て双対の抵抗２ボートならびに従来の
回路列を示す［ヌ１．第８図は、波動ディジタルフィル
タの実施列を示す図であって、第８ａ図は基準フィルタ
を、そして第８ｂ図は対応する波動デイジタルヘフィル
タの関連の実施列を示す図である。 Ｓ・・・力ｌ］箆器、■・・・インノ々−タ（ほか１名
）
１１ン１、笛２，２図、第３図、第３．１図、第３．２
１、ンｊ、第４図１１第４，１図、第４．２ン］、第５
図、第５．１図、第’ｉ、２ｆ゛４．第６図、第６，１
図および第６．２１：８ｉｒ、ｔ、 ウェーブフロー
ダイアグラムでいろいろな抵抗素子２ポートの実施例を
示す図、第７ａ図、第７ｂ図 ＠ ７ ｃ図および第７
ｄ図２つの互い（て双対の抵抗２ボートならびに従来の
回路列を示す［ヌ１．第８図は、波動ディジタルフィル
タの実施列を示す図であって、第８ａ図は基準フィルタ
を、そして第８ｂ図は対応する波動デイジタルヘフィル
タの関連の実施列を示す図である。 Ｓ・・・力ｌ］箆器、■・・・インノ々−タ（ほか１名
）
Claims (1)
- 【特許請求の範囲】 １、 波動ディジタルフィルタで使用するだめの抵抗素
子２ボート全模擬するための回路装置において、それぞ
れ入力信号および出力信号が存在する入力ボートおよび
出力ボート金偏えた波動２ボートを設け、前記入力ボー
トおよび出力ボートの入力信号を第１の加算素子で力り
算しその結果発生する和信号を第１の乗算器で負にスケ
ーリングし、そしてボートのうちの少なくとも１つに少
なくともその出力信号の一部として供給すること全特徴
とする回路装置。 ２、第２の乗算器を設けて、該乗算器によシ和信号を負
にスケーリングし、そして該負にスケーリングされた和
信七を他方のボートに出力信号の少なくとも一部として
供給する特許請求の範囲第１項記載の回路装置。 ３、 第２の加算素子を設け、謀加ｎ素子により、１つ
のボートの入力信号と負にスケーリングした１ｇ号とン
那算して該１つのボートの出力信号にする特許請求の範
囲第１項６己載の回路装置。 ４、第３の加算索子【設け、該第３の加算索子により他
方のボートの入力信号と前記加算索子に印加きれるスケ
ーリングされた信号と荀加算して該ボートの出力信号に
する特許請求の範囲第２項または第３項記載の回路装置
。（第３図）５、第３の加算索子およびインバータ？設
け、該第３お加算素子により一方のボートの出力信号と
他方のボートに対するスケーリングされ′ｆｃ１ｇ号と
ｔカ口算し、そしてＡｉＪ記インバータにより加算てれ
た信号を反転して前記他方のボートの出力１６号とする
特許請求のｌｌ１１２囲第２項または第３項記載の回路
装置。（第１図および第２図） ６、インバータを設け、該インバータにより１つのボー
トの入力信号を反転し、そして該反転された入力信号を
他方のボートの出力信号とする特許請求の範囲第３項記
載の回路装置。 （第３．１図および第３．２図） ７、 別の加算素子および第１のインバータ全般け、該
別の加算素子により、スケーリングされた何列゛と一部
のボートの入力信号とを加尊し、そして前記インバータ
によシ加算された信号を反転して他方のボートに出力信
号として供給し、第２のインバータを設け、該第２のイ
ンバータによシ前記別のボートの出力信号を反転して前
記−万のボートに出力信号として供給する特許請求の範
囲第１項記載の回路装置。（第１．１図および第２，２
図）８ インノ々−夕を設け、該インノ々−夕によ、Ｃ
−万のボートの出力信号を反転して他方のボートに出力
信号として供給する特許請求の範囲第３項記載の回路装
置。（第１．２図および第２１図ン ９ 波動ディジタルフィルタで使用するための抵抗素子
２ポートを模擬するための回路装置において、それぞれ
入力信号および出力信号が存在する入力ボートおよび出
力ボートを備えた波動２ポートを設け、−万の入力信号
を第１の乗算器で負にスケーリングして次いで他方の入
力信→÷と共に第１の加算素子に供給し、その和侶°号
をボートの少なくとも一部に少なくとも出力信号の一部
として供給することを特徴とする回路装置。 １０ 第２の乗算器を設け、該乗算器により一部の入
力毎号金利形成前に負にスケーリングする特許請求の範
囲第９項記載の回路装置。 １１、別の力０算素子を設け、該加算素子により一部の
ボートのスケーリングされていない入力信号および負に
スケーリングされた入力信号全加算して他方のボー″ト
に出力信号として供給する特許請求の範囲第９項記載の
゛回路装置。 （第４．１図および第５．２図） １２、インノ々−夕を設け、該インバータにより一部の
ボートの入力信号をスケーリング前に反転し、前記反転
され負にスケーリングされた入カイｉ＜ −”； ｆ
イ１１１、万のボートに出力信号として供給し、別の加
算器全設け、該別の加算器により前配和伯号および一部
のボートの反転された入力信号全加算して出力信号にす
る特許請求の範囲第９項記載の回路装置。（第６．１図
および第６．２図） １３ インノぐ一部を設け、該インノ々−夕により一
部のボートの入力信号を和形成前に反転し、第２の７Ｊ
ｌ］ ３Ｅ 、’Ｗ子を設け、該第２の加算素子により
スケーリングされてい々い和信号および負にスケーリン
グされた和信号を加算して該−万のボートの出力信号と
する特許請求の範囲第１項記載の回路装置。（第４，２
図および第５．１１ス） １４ 別の乗算器および別の加算素子を設け、該別の
乗算器により他方のボートの入力信号を＠Ｖこスケーリ
ングし、そして前記別のカロ算素子により２つの負にス
ケ−１】ソゲされた信号を加算して該別のボートの出力
信号とする特許請求の範囲第１３項記載の回路装置。（
第４図および第５図） １５．２つの入力信号を負にスケーリングする前［２つ
のインノ々−夕で反転し、そして２つの別の加算素子を
設け、該２つの別の加算素子によりそれぞれ一部のボー
トの反転された入力信号および和信号を加算して該ボー
トの出力信号とする特許請求の範囲第１０項記載の回路
装置。（第６図）
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE831029681 | 1983-03-25 | ||
| EP83102968A EP0120978B1 (de) | 1983-03-25 | 1983-03-25 | Schaltungsanordnung zur Nachbildung resistiver Elementarzweitore zur Verwendung in Wellendigitalfiltern |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181813A true JPS59181813A (ja) | 1984-10-16 |
Family
ID=8190372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59052463A Pending JPS59181813A (ja) | 1983-03-25 | 1984-03-21 | 波動デイジタルフイルタで使用するための抵抗素子２ポ−トを模擬するための回路装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4716537A (ja) |
| EP (1) | EP0120978B1 (ja) |
| JP (1) | JPS59181813A (ja) |
| AT (1) | ATE23008T1 (ja) |
| DE (1) | DE3367053D1 (ja) |
| DK (1) | DK163468C (ja) |
| IE (1) | IE55144B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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