JPS59180876A

JPS59180876A - メモリ・アクセス制御方式

Info

Publication number: JPS59180876A
Application number: JP58055512A
Authority: JP
Inventors: Terutaka Tateishi; 立石　輝隆; Hitoshi Kaminomura; 神之村　均
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-03-31
Filing date: 1983-03-31
Publication date: 1984-10-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、チャネルおよび中央処理装置によって共用さ
れるバッファ・メモリヶもつメモリ・システムのメモリ
ーアク方式制御万式、特に、チャネルからのアクセス・
データの性質ンバツファ・メモリに知らせることにより
、チャネルからのアクセス書データのバッファ・ヒツト
率ン向上さ°せ得るようにしたメモリ・アクセス制御方
式に関するものである。

〔従来技術と問題点〕

第１図はメモリ・システムの１例の概要を示す図であり
、同図において、ｌＯは中央処理装置、１１はチャネル
制御装置、１２はメモリ制御ユニット、１３はバッファ
ーメモリ、１４は主メモリケそれぞれ示している。

チャネル制御装置１１は、その配下に複数のチャネルを
有しており、チャネルのメモリ優アクセスはチャネル制
御装置１１を介して行われる。メモリ制御ユニット１２
は、バッファ・メモリ１３乞有しており、このバッファ
争メモリ１３は中央処理装置１０およびチャネルによっ
て共用される。

中央処理装置１０又はチャネル制御装置１１からメモリ
・アクセス要求が送られて来ると、メモリ制御ユニッ）
１２は、先ずバッファやメモリ１３ンアクセスし、バッ
ファ・メモリ１３上に該当するデータが存在すれば、バ
ッファ・メモリ１３上で読み／書き乞する。バッファ・
メモリ１３上に該当するデータが存在しない場合は、メ
モリ制御ユニッ）１２は、バッファ・メモリ１３上の最
も古いデータを主メモリ１４にムーブアウトし、該当デ
ータχ主メモリ１４から読出してムーブアウトしたと同
じ位置にムーブインする共に読み／書き動作を行う。

従来技術においては、チャネルや中央処理装置はメモリ
ンアクセスする際、メモリ制御ユニット１２にリクエス
ト信号と共にリード／ライト佃号などを送出するが、メ
モリ制御ユニノ）１２のバッファ・メモリ管理に関して
は、アクセス元は何ら関知していなかった。このため、
チャネルからのメモリ・アクセス頻度に比べ可成り頻度
の高い中央処理装置１０からのメモリ・アクセスによっ
てバッファ・メモリが　　　　　　　　　〈専有された
ような状態となり、チャネルからのメモリ・アクセスは
高い確率でバッファ・ノーヒツトとなり、アクセス・タ
イムの増大ン招き、チャネルと高速Ｉｌｏ等との間でデ
ータ転送を行っているときに、オーバランが発生し易く
なる。このような欠点乞補うものとして、一度アクセス
したメモリ・ブロックの次のメモリ・ブロック乞バッフ
ァ・メモリ１３に持って来ておくというブリフェッチ方
式が知られているが、ブリフェッチしたメモリφブロッ
クが必らずしも必要となるとは限らないのでバッファ令
メモリを有効に使っていることにはならず、ブリフェッ
チ方式を採用すると、却って中央処理装置１０からのメ
モリーアクセスのバッファ・ヒント率ン低下させること
になりかねない。また、このブリフェッチ方式において
も、中央処理装置】０からのメモリ・アクセス頻度がチ
ャネルからのメモリ・アクセス頻度に比べて圧倒的に大
きい時間帯では、プリフェッチで持って米たブロックも
中央処理装置からのアクセスのために追出されてしまい
、結局チャネルからのメモリ・アクセスが高い確率でバ
ッファ・ノーヒツトとなるという現象がしはしは生ずる
。

〔発明の目的〕

本発明は、上記の考察に基づくものであって、チャネル
と中央処理装置とによって共用されるバッファーメモリ
ヲ持つメモリ・システムにおいて、チャネルからのメモ
リ・アクセスに対スルバッファ・ヒツト率ケ向上できる
ようになったメモリ・アクセス制御方式ぞ提供すること
を目的としている。

〔発明の構成〕

そしてそのため、本発明のメモリ・アクセス制御方式は
、チャネルおよび中央処理装置によって共用されるバッ
ファ・メモリヶ有し、上記チャネル又は中央処理装置か
らのメモリ・アクセス要求で指定されたデータが上記バ
ッファ・メモリ上に存在しない場合には主メモリがアク
セスされるようになったメモリ・システムにおいて、チ
ャネルからのアクセス要求にアクセス・データの性質を
示すコードを付茄し、該付２１０コードを参照して上記
バッファーメモリのプリフェッチを行い、また、上記チ
ャネルのアクセス要求に付随して送られて来る上記竹刀
ロコードをフラグとしてデータと関連ツケて上記バッフ
ァ争メモリの中に記憶しておき、バッファ・メモリのム
ーブ・アウト判足の際、関連するフラグがオンであるブ
ロックを原則としてムーブアウトの対象外とすることを
特徴とするものである。

〔発明の実施例〕

以下、本発明を図面を参堀しつつ説明する。第２図は本
発明のバッファ・メモリの１実施例を示すものである。

第２図において−　１５はアクセス制御回路、１６−１
ないし１６−４は選択回路、１７−１と１７−２はデコ
ーダ、１８はアドレス・レジスタ、１９はブリフェッチ
用アドレス・レジスタ、２０は茄・算回路、２１−１な
いし２１−３はＡ　Ｎ’　Ｄ回路、２２−１と２２−２
はＯＲ回路、２３はタグ部、２４はタグ書込制御回路□
、２５は一致回路２５はＬＲＵ部、２７はリプレース回
路、２８はフラグ部、２９はフラグ書込制御回路、３０
はデータ部、３１はデータ書込制御回路、３２はブリフ
ェッチ・ラソチンそｎぞｎ示している。

選択回路１６−１、デコーダ１７−１と１７−２、ＡＮ
Ｄ回路２１−３、ＯＲ回路２２−２、フラグ部２８、フ
ラグ書込制御回路２９およびブリフェッチ・ラッチ３２
乞除く部分が、従来からの回路である。なお、バッファ
φメモリはセット・アソシアティブ方式のものである。

先ず、従来からの回路の動作について説明する。アクセ
ス制御回路１５は、中央処理装置１０からのアクセス要
求信号ＲＱｏとチャネル制御装置１１からのアクセス要
求信号ＲＱ１とが競合した場合には優先順位の高い万ビ
選択する。アクセス要求ン受付けると、アクセス制御回
路１５は、アクセスＭ御−ｚｔヌタートさせ、必要に応
じて各回路のコントロール信号ＣＯ＋・・・・・・Ｃル
ビオン／オフさせる。選択回路１６−０は、アクセス制
御回路１５で中央処理装置１０からのアクセス要求が受
付けられた場合には中央処理装置１０からのアドレスＡ
Ｄｏ’Ｙ選択出力し、アクセス制御回路１５でチャネル
制御装置１１からのアクセス要求が受付けられた場合に
はチャネル制御装置１１からのアドレスＡＤＩＹ選択出
力する。選択回路１６−〇からの出力は、アドレス・レ
ジスタ１８にセットされる。タグ部２３はアドレス・レ
ジスタ１８の中の下位アドレスＡＬＹセット・アドレス
としてリードされ、タグ部２３から読出されたタグ情報
は一致回路２５に送られる。

一致回路２５は、入力されたタグ情報とアドレスΦレジ
スタ１８の中の上位アドレスＡＵとｔ比較し、両者が一
致しておれば、論理「１」の一致信号ＦＯＵＮＤと、一
致したアソシアティブ・レベルン示す信号ＦＷＡＹＹ出
力する。選択回路１６−２は、信号ＦＯＵＮＤが論理「
１」のときには信号ＦＷＡＹＹ選択出力する。選択回路
１６−２からの出力がデータ選択信号ＷＡＹとなる。こ
のとき、アクセスがストアであれば１選択回路１６−４
で選択された書込データＷＤがデータ部３０に書込まれ
る。その書込位置は、アドレス・レジスタ１８の下位ア
ドレスＡＬ及びデータ選択信号ＷＡＹで定められる。ま
た、アクセスがフェッチ・アクセスであれば、データ部
３０から読出された各アクセス・レベル毎のデータは選
択回路１６−３に送られ１選択回路１６−３はデータ選
択信号ＷＡＹで示されるアソシアティブ・レベルのデー
タ乞選択出力する。一致信号が論理「１」であるから、
選択回路１６−３から出力されたデータは、ＡＮＤ回路
２１−１およびＯＲ回路２２−１ヶ通り、リード・デー
タＲＤとしてアクセス元へ送られる。

タグ部２３から読出されたタグ情報とアドレス・レジス
タ１８の上位アドレスＡＵとが一致しなげｎは、一致回
路２５は論理「０」の信号ＦＯＵＮＤを出力し、選択回
路１６−２はリプレース回路２７からのリプレース・レ
ベル信号ＲＷＡＹ’＆選択出力する。リプレース回路２
７は、ＬＲＵ部２６から読出されたＬＲＵ情報に基づい
てリプレース・レベル信号ＲＷＡＹ？作成する。データ
部３０から読出された各アソシアティブ拳レベル毎のデ
ータは選択回路１６−３に送らｆ、選択回路１６−３は
リプレース・レベル信号ＲＷＡＹで示されたアソシアテ
ィブ・レベルのデータケ選択出力する。この選択回路１
６−３から出力されたデータは、ムーブアウト・データ
ＭＯＤとして主メモリ１４に送られる。その後、アクセ
スがストアであれば、主メモリ１４から送ら扛て米たム
ーブイン・データＭＩＤと書込データＷＤとが選択回路
１６−４でマージされ、データ書込制御回路３１によっ
てこのマージ・データがデータ部３０に書込まれる。

この書込位置は、アドレス・レジスタ１８の下位アドレ
スＡＬ及びデータ選択信号ＷＡＹによって定められる。

また、アクセスがフェッチであれば、アドレス・レジス
タ１８の下位アドレスＡＬ及びデータ選択信号ＷＡＹで
定められるデータ部３０内の位置にムーブイン・データ
ＭＩＤが書込まれ。

これと同時にムーブイン・データＭＩＤはＡＮＤ回路２
１−２およびＯＲ回路２２−１χ介してリード・データ
ＲＤとなり、アクセス元に送られる。

このとき、アクセスの種類に関係なく、アドレス拳レジ
スタ１８の上位アドレスＡＵは、アドレス・レジスタ１
８の下位アドレスＡＬ及びデータ選択信号ＷＡＹで定め
られるタグ部２３内の位置に書込まれる。ＬＲＵ部２６
における対応するセットのＬＲＵ情報も更新さ牡ること
は当然である。

以上が従来からのバッファ・メモリの動作である。これ
に対して、本発明のバッファーメモリは。

チャネルからのアクセスに付随して送られて光る付加コ
ードを参照して、リプレースやブリフェッチＹ行う。チ
ャネルからのアクセスに付随して送ら扛て米る付加コー
ドは１表１のような状態を有なお、Ｘは「０」又は「１
」の何れでもよい。

付加コードが［ｏｏＪのとき、デコーダ１７−１は信号
ＣＤＯ”＆論理「１」とする。これはＣＣＷ＼フェッチである。通常のメモリ・アクセスに従い、ＣＣ
ＷＹリードのデータＲＤとしてアクセス元へ送るとき、
そのｃｃｗｖデコーダ１７−２でチェックする。デコー
ダ１７−２は、七〇〇〇Ｗのコマンド部が「ＲＥＡＤｊ
又は［ＷＲＩＴＥＪであり且つフラグ部が「チェイン・
データ」又は「チェイン・コマンド」ケ示しているとき
、ＡＮＤ回路２１−３の下側入力に論理「１」ン供給す
る。ＡＮＤ回路２１−３は論理「１」を出力するが、こ
の論理「ｌ」の出力信号によって、選択回路１６−１は
そのＣＣＷのデータ・アドレス部ヶ選択出力し、選択出
力さ詐だデークリアドレス部はプリフェッチ用アドレス
・レジスタ１９に設定される。また、ＡＮＤ回路２１−
３の出力はＯＲ回路２２−２を通しそプリフェッチ拳ラ
ッチ３２に送られ、この出力を論理「１」にする。アク
セス制御回路１５がプリフェッチ要求７遺択すると、選
択回路１６−〇はブリフェッチ用アドレス・レジスタ１
９の内容を出力し、とれによりブリフェッチが行われる
。このプリフェッチと同時に、ＡＮＤ回路２１−３の出
力はフラグ書込制御回路２９に送らｎ。

フラグ書込制御回路２９はアドレス・レジスタ１８の下
位アドレスＡＬ及びデータ選択信号ＷＡＹで定められろ
フラグ部２８内の位置に論理「ｌｊを書込む。なお、第
３図はＣＣＷｙｚｔ説明するものであって、第３１印は
ＣＣＷの形式ケ示す図、第３１幹）はコマンドの種類と
コマンド・パターンケ示す図、第３図はＣＣＷのフラグ
部の形式を示す図である。第３１仲）において、Ｍは修
飾ビットであり、デバイスによって意味づけさ牡るもの
であり、Ｘは意味ンもたない。第３図ぐ１において、Ｃ
Ｄはチェイン−データ、ＣＣはチェイン・コマンド、Ｓ
ＬＩはバイト長チェック抑止、５ＫＩＰはスキップ、Ｐ
ＣＩはプログラム制御割込み、ＲＰＴはコマンド繰返し
ｔそれぞれ示している。

１’−ｉ　０１」の付加コードを持つアクセス要求が送
られて来ると、デコーダ１７−１は信号ＣＤＩン論理「
１」とする。ｌ’−１０１Ｊの付加コードは「同一ブロ
ックをアクセスｊる後続アクセスがある」ことン示して
いる。この場合には、通常のメモリ・アクセスが行われ
た後、論理ｒｌＪの信号がフラグ書込制御回路２９に送
られ、フラグ書込制御回路２９によって論理「１」がフ
ラグ部２８に書込まれる。この書込位置は、アドレス−
レジスタ１８の下位アドレスＡＬ及びデータ選択信号Ｗ
ＡＹとによって定められる。

「１１０Ｊの付加コードＹ持つアクセス要求が送られて
来ると、デコーダ１７−１は信号ＣＤＺを論理「ｌ」と
する。これは、「ブロックの最終アクセスであり、次の
ブロックをアクセスする後続アクセスがある」こと７示
している。この場合には、先ず通常のメモリ・アクセス
が行われると共に、フラグ書込制御回路２９によってフ
ラグ部２８に論理「０」が書込まれる。１Ｆ込位置は、
この時点におけるアドレス・レジスタ１８の下位ピッ）
ＡＬ及びデータ選択信号ＷＡＹによって定められる。こ
の場合、信号ＣＤＯは論理「０」であるので、ＡＮＤ回
路２１−３は論理「０」を出力し、選択回路１６−１は
加算回路２０から送ら牡て米る次アドレス情報ＮＡＩＩ
？選択出力する。卯算回路２０は、アドレス・レジスタ
１８のアドレスＡに６４パイ）Ｙ２１０えたものを次ア
ドレス情報ＮＡＤとして出力する。なお、メモリ制御ユ
ニット１２と主メモリ１４との間のデータ転送は６４バ
イト単位であり、チャネル制御装置１１とメモη制御装
置１２との間のデータ転送は８ノ（イト単位である。デ
コーダ１７−１から出力される論理「１」の信号ＣＤ２
はＯＲ回路２２−２を介してプリフェッチ寺ラッチ３２
に送られ、その出力を論理「ｌ、」にする。ブリフェッ
チ要求がアクセス制御回路！５によって受付けられると
、選択回路１６−０によってプリフェッチ用アドレス拳
レジスタ１９の内容が選択され、ブリフェッチが行われ
る。このブリフェッチと同時に、デコーダ１７−１の信
号ＣＤ２はフラグ書込制御回路２９に加えられ、フラグ
書込制御回路２９に、よって論理「１」がフラグ部２８
に書込まれる。書込位置は、この時点におけるアドレス
・レジスタ１８の下位アドレスＡＬ及びデータ選択信号
ＷＡＹによって定められる。

［１’ｌｌＪの付加コードを持つアクセス要求が送ら詐
て米ると、デコーダ１７−１は信号Ｃ［）３ン論理「１
」とする。これは「ブロックの最終アクセスで後続アク
セスがない」ことビ示している。′この場合には１通常
のメモリ・アクセスが行われると共に、デコーダ１７−
１から出力される論理「ｌ」の信号ＣＤ３がフラグ書込
制御回路２９に送られ、フラグ書込制御回路２９は論理
「０」をフラグ部２８に書込む。この書込位置は、この
時点におけるアドレス・レジスタ１８の下位アドレスＡ
Ｌ及びデータ選択信号ＷＡＹによって定められる。

「０ＸＸｊの付加コードンもつアクセス要求が送られて
来ると、デコーダ１７−１の出力は全て論理「０」とな
る。こ詐は「通常のアクセス」を示しており、上述した
従来からの回路の動作で説明したと略ぼ同じ動作ケ行う
。

タグ部２３がリードされる時には、これと同時にＬＲＵ
部２６およびフラグ部２８もリードさ扛、ＬＲＵ部２６
から読出されたＬＲＵ情報およびフラグ部２８から読出
されたフラグ情報がリプレース回路２７に入力されろ。

リプレース回路２７は、フラグが論理「ｌ」であるアソ
シアティブ・レベルンリプレースの対象外とし、残りの
アソシアティブ・レベルの中で最も古い表示ン持つもの
をリプレースすべきアソシアティブφレベルとする。

全アソシアティブ・レベルのフラグが全て論理「１」の
場合には、適宜の規準に従ってその内の１個乞リプレー
スすべきアソシアティブ・レベルとする。

〔発明の効果〕

以上の説明から明らかなように１本発明によれば、チャ
ネルからのメモリ・アクセスに対するノくッファ・ヒツ
ト率７回上させることが出来る。

【図面の簡単な説明】

第１図はメモリ・システムの１例の概要を示す図、第２
図は本発明の１実施例のブロック図、第３図はＣＣＷを
説明する図である。１０・・・中央処理装置、１１・・・チャネル制御装置
。１２・・・メモリ制御ユニット、１３・・・ノくツファ
・メモリ、１４・・・主メモリ、１５・・・アクセス制
御回路、１６−１ないし１６−４・・・選択回路、１７
−１と１７−２・・・デコーダ、１８・・・アドレス・
レジスタ、１９・・・ブリフェッチ用アドレス・しジス
タ、２０・・・加算回路、２１−１ないし２１−３・・
・ＡＮＤ回路、２２−１と２２−２・・・ＯＲ回路、２
３・・・タグ部、２４・・・タグ書込制御回路、２５・
・・−数回路、２６・・・ＬＲＵ部、２７・・・リプレ
ース回路、２８・・・フラグ部、２９・・・フラグ書込
制御回路、３０・・・データ部、３１・・・データ書込
制御回路、３２・・・ブリフェッチ・ラッチ。特許出願人　　富士通株式会社代理人弁理士　　京　谷　四　部環１図キ３図（イ）０　　　　　　　　７　８　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　Ｂ＋（ｌ・）

Claims

【特許請求の範囲】

チャネルおよび中央処理装置によって共用されるバッフ
ァ・メモリを有し、上記チャネル又は中央処理装置から
のメモリのアクセス要求で指定されたデータが上記バッ
ファ・メモリ上に存在しない場合には主メモリがアクセ
スされるようになったメモリΦシステムにおいて、チャ
ネルからのアクセス要求にアクセス・データの性質ン示
すコードン付加し、該付■コードを参照して上記バッフ
ァ・メモリのブリフェッチ７行い、また、上記チャネル
のアクセス要求に付随して送られて来る上記付〃ロコー
ドンフラグとしてデータと関連づけて上記バッファ・メ
モリの中に記憶しておき、バッファーメモリのムーブ・
アウト判定の際、関連するフラグがオンであるブロック
ヶ原則としてムーブΦアウトの対象外とすることＺ特徴
とするメモリ・アクセス制御方式。