JPS59178014A - Oscillation circuit - Google Patents
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- JPS59178014A JPS59178014A JP58051461A JP5146183A JPS59178014A JP S59178014 A JPS59178014 A JP S59178014A JP 58051461 A JP58051461 A JP 58051461A JP 5146183 A JP5146183 A JP 5146183A JP S59178014 A JPS59178014 A JP S59178014A
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Abstract
Description
【発明の詳細な説明】 く技術分野〉 本発明は抵抗とコンデンサを有する発振回路に関する。[Detailed description of the invention] Technical fields> The present invention relates to an oscillation circuit having a resistor and a capacitor.
〈従来技術〉
従来の抵抗とコンデンサを有する発振回路としては例え
は第1図に示すようなものがある。<Prior Art> An example of a conventional oscillation circuit having a resistor and a capacitor is shown in FIG.
図において、1,2.3はCMOSインパーク、4及び
5,5′は発振周波数を決める抵抗及びコンデンサで、
これらにより発振回路を構成している。In the figure, 1, 2.3 are CMOS impulses, 4, 5, 5' are resistors and capacitors that determine the oscillation frequency,
These constitute an oscillation circuit.
6は出力端である。また、コンデンサ5,5′は等しい
容量値を有する。この発振回路の第1図に示すA、B、
C各点の電圧波形は第2図(a) 、 (b) 、 (
c)のようになる。ここでVDDは電源電圧である。即
ち、CMOSインバータのスレショルド電IEバ一般的
にVDD/2であるので、コンデンサ5,5′がVDD
/2 ’c中心として0からVDDまでで充放電を繰
シ返し、これにより発振する。従って、その発振周波数
fは
f=4RCAn2
で表わせる。ただし、R−抵抗4の値、C:コンデンサ
5,5′の容量である。6 is an output end. Further, capacitors 5 and 5' have equal capacitance values. A, B, shown in FIG. 1 of this oscillation circuit,
The voltage waveforms at each point C are shown in Figure 2 (a), (b), (
c). Here, VDD is a power supply voltage. That is, since the threshold voltage of a CMOS inverter is generally VDD/2, the capacitors 5 and 5' are at VDD/2.
/2'c is repeatedly charged and discharged from 0 to VDD, which causes oscillation. Therefore, the oscillation frequency f can be expressed as f=4RCAn2. However, R is the value of the resistor 4, and C is the capacitance of the capacitors 5 and 5'.
しかしながら、このような発振回路にあっては、抵抗、
コンデンサを含めて集積化した場合に次のような問題点
全有している。コンデンサはMOSゲート容量(3,5
4X10 pF/μ?7’)によるが面積上の制約か
ら10 pF程度(−辺約170μmに相当)が無理の
ない値である。この場合、例えば400KHz程度の発
振周波数を得るためには、前述の式から抵抗値は約11
0にΩになる。ゲート容量の温度係数は容量値によらず
0.01qb以下と小さいが、抵抗の温度係数は実験結
果によると第3図に示すようにポリシリコン抵抗、拡散
抵抗ともにシート抵抗が大きくなる程温度係数の絶対値
が大きくなる。このため、前述の例のように抵抗値が1
10にΩと大きくなるような場合には、集積化する際の
面積を考えるとシート抵抗を小さくできず温度係数の大
きなものになる。そのため、発振回路の温度特性が悪く
なるという問題があった。However, in such an oscillation circuit, resistance,
When integrated including capacitors, the following problems arise. The capacitor is MOS gate capacitance (3,5
4X10 pF/μ? 7'), but due to area constraints, a value of about 10 pF (corresponding to about 170 μm on the minus side) is a reasonable value. In this case, in order to obtain an oscillation frequency of, for example, about 400 KHz, the resistance value should be approximately 11 from the above formula.
becomes Ω to 0. The temperature coefficient of gate capacitance is small at 0.01 qb or less regardless of the capacitance value, but the temperature coefficient of resistance increases as the sheet resistance increases for both polysilicon resistance and diffused resistance, as shown in Figure 3, according to experimental results. The absolute value of increases. Therefore, as in the previous example, the resistance value is 1.
If the resistance is as large as 10Ω, the sheet resistance cannot be reduced considering the area required for integration, resulting in a large temperature coefficient. Therefore, there was a problem that the temperature characteristics of the oscillation circuit deteriorated.
〈発明の目的〉
本発明は上記の実情に鑑みてなされたもので、抵抗とコ
ンデンサを有する発振回路において、小さい値の抵抗を
用いてシート抵抗を小さくすることによシ、集積化した
場合でも温度特性の優れた発振回路を提供すること全目
的とする。<Object of the Invention> The present invention was made in view of the above-mentioned circumstances, and it is possible to reduce the sheet resistance by using a small resistance in an oscillation circuit having a resistor and a capacitor, even when integrated. The overall purpose is to provide an oscillation circuit with excellent temperature characteristics.
〈発明の構成〉
比較的小さな抵抗値によって基準電流源の電流を得て、
この電流をカレントミラー回路によシ減らしてコンデン
サの充放電電流とすると共に、正帰還回路の出力状態に
応じてコンデンサの充放電を切シ換える構成とした。<Structure of the invention> Obtaining the current of the reference current source with a relatively small resistance value,
This current is reduced by a current mirror circuit to become a charging/discharging current for the capacitor, and the charging/discharging of the capacitor is switched depending on the output state of the positive feedback circuit.
〈実施例〉
以下、本発明の実施例を図面に基づいて詳細に説明する
。尚、従来と同一部分には同一符号を何して説明を省略
する。<Example> Hereinafter, an example of the present invention will be described in detail based on the drawings. Incidentally, the same parts as in the prior art are designated by the same reference numerals and the explanation thereof will be omitted.
本発明の1実施例を示す第4図において、10は基準電
流源としての差動増巾回路で、2つのPチャンネルトラ
ンジスタ11.12と、2つのNチャンネルトランジス
タ13.14と、前記Pチャンネルトランジスタ11.
12の各ソースと電源40との間に接続された抵抗15
とからなっている。そして、電源電圧の分圧電圧を抵抗
16゜17で作シ、その分圧点ai差動増巾回路10の
入力であるPチャンネルトランジスタ11のゲートに接
続する。また差動増巾回路10のもう一つの入力である
Pチャンネルトランジスタ12のゲートは抵抗18とN
チャンネルトランジスタ19のドレインとに接続する。In FIG. 4 showing one embodiment of the present invention, reference numeral 10 denotes a differential amplifier circuit as a reference current source, which includes two P-channel transistors 11.12, two N-channel transistors 13.14, and the P-channel transistors 13.14. Transistor 11.
A resistor 15 connected between each of the 12 sources and the power supply 40
It consists of Then, a divided voltage of the power supply voltage is generated by a resistor 16.degree. 17, and the divided voltage point ai is connected to the gate of a P-channel transistor 11 which is an input of the differential amplification circuit 10. Further, the gate of the P channel transistor 12, which is another input of the differential amplifier circuit 10, is connected to the resistor 18 and the N
Connected to the drain of channel transistor 19.
更に、差動増巾回路10の出力、即ちPチャンネルトラ
ンジスタ11のドレインは前記Nチャンネルトランジス
タ19のゲートに接続している。Furthermore, the output of the differential amplifier circuit 10, ie, the drain of the P-channel transistor 11, is connected to the gate of the N-channel transistor 19.
20はカレントミラー回路で、2つのPチャンネルトラ
ンジスタ21.22と、2つのNチャンネルトランジス
タ23.24で構成されている。Reference numeral 20 denotes a current mirror circuit, which is composed of two P-channel transistors 21 and 22 and two N-channel transistors 23 and 24.
前記Nチャンネルトランジスタ23.24のゲートには
、差動増巾回路10の出力端となるPチャンネルトラン
ジスタ11のドレインが接続されている。また、カレン
トミラー回路20の出力、即ちPチャンネルトランジス
タ22とNチャンネルトランジスタ24のドレインはC
MOSインバータを構成するPチャンネルトランジスタ
25とNチャンネルトランジスタ26の各ソースに接続
されている。The gates of the N-channel transistors 23 and 24 are connected to the drains of the P-channel transistors 11, which serve as output terminals of the differential amplifier circuit 10. Further, the output of the current mirror circuit 20, that is, the drains of the P-channel transistor 22 and the N-channel transistor 24 are C
It is connected to each source of a P-channel transistor 25 and an N-channel transistor 26 that constitute a MOS inverter.
前記CMOSインバータの出力はCMOSインバータ1
へ入力し、CMOSインバータ1の出力icMOsイン
バータ2に入力している。CMOSインバータ1の入力
とCM OSインバータ2の出力間及びCMOSインバ
ータ1の入力と接地(GND)間に等しい容量のコンデ
ンサ5,5′が接続している。The output of the CMOS inverter is CMOS inverter 1
The output of the CMOS inverter 1 is input to the icMOS inverter 2. Capacitors 5 and 5' of equal capacitance are connected between the input of CMOS inverter 1 and the output of CMOS inverter 2, and between the input of CMOS inverter 1 and ground (GND).
次に作用を説明する。Next, the effect will be explained.
抵抗16.17によって作られる分圧電圧、即ちa点の
電圧に対してPチャンネルトランジスタ12のゲート電
圧、即ちb点の電圧が低くなろうとすると、Pチャンネ
ルトランジスタ12は更にオンする方向に動作するため
、そのドレイン電圧が上昇し、同時にNチャンネルトラ
ンジスタ13のゲート電圧が上昇する。このNチャンネ
ルトランジスタ13のドレイン電流はPチャンネルトラ
ンジスタ11によってほぼ一定に保たれているので、ゲ
ート電圧の上昇によってNチャンネルトランジスタ13
のドレイン−ソース間の電圧は急激に低くなる。すると
、Nチャンネルトランジスタ19のゲート電圧が低くな
るためそのドレイン電圧を上昇させる方向に働きb点の
電圧の低下を防ぐ。When the gate voltage of the P-channel transistor 12, that is, the voltage at the point b, becomes lower than the divided voltage created by the resistors 16 and 17, that is, the voltage at the point a, the P-channel transistor 12 further operates in the direction of turning on. Therefore, its drain voltage increases, and at the same time, the gate voltage of N-channel transistor 13 increases. Since the drain current of this N-channel transistor 13 is kept almost constant by the P-channel transistor 11, an increase in the gate voltage causes the drain current of the N-channel transistor 13 to
The voltage between the drain and source of is suddenly lowered. Then, since the gate voltage of the N-channel transistor 19 becomes low, the drain voltage of the N-channel transistor 19 is increased, thereby preventing the voltage at point b from decreasing.
同様に、a点の電圧に対してb点の電圧が高くなろうと
する場合も前述の逆のことが成シ立つのでb点の電圧は
a点の電圧と等しい電圧で平衡する。Similarly, when the voltage at point b becomes higher than the voltage at point a, the opposite is true as described above, so the voltage at point b is balanced at a voltage equal to the voltage at point a.
今、分圧電圧k VDD/2 (VDDは電源電圧)と
して、抵抗18の値’1zRsとすると、Nチャンネル
トランジスタ19のドレイン電流はVDD/ 2 Rs
トなる。Now, assuming that the divided voltage k VDD/2 (VDD is the power supply voltage) and the value of the resistor 18 are '1zRs, the drain current of the N-channel transistor 19 is VDD/2 Rs.
It will be.
また、Nチャンネルトランジスタ19のW/L(Wはチ
ャンネル巾、Lはチャンネル長音それぞれ示す)とカレ
ントミラー回路20のNチャンネルトランジスタ24の
W/L との比をN:1とすると、Nチャンネルトラ
ンジスタ24の流し得るドレイン電流はVDD/2NR
8となる。Further, if the ratio of W/L of the N-channel transistor 19 (W indicates the channel width and L indicates the channel length) and the W/L of the N-channel transistor 24 of the current mirror circuit 20 is N:1, then the N-channel transistor The drain current that can flow through 24 is VDD/2NR
It becomes 8.
更に、Nチャンネルトランジスタ19とカレントミラー
回路20のNチャンネルトランジスタ23のW/L
’i同程度にし、Pチャンネルトランジスタ21のW/
L とPチャンネルトランジスタ22のW/L との
比’iN:1とすれば、Pチャンネルトランジスタ22
の流し得るドレイン電流もやはシ同様にVD D/ 2
N Rs となる。ただし、Pチャンネルトランジ
スタ21のW/LはVDD/2NRs t7)電流が十
分流せる値に設定する。Furthermore, the W/L of the N-channel transistor 19 and the N-channel transistor 23 of the current mirror circuit 20
'i to the same level, W/ of P channel transistor 21
If the ratio of L and W/L of the P-channel transistor 22 is 'iN:1, then the P-channel transistor 22
Similarly, the drain current that can flow is VD D/2
It becomes N Rs. However, the W/L of the P-channel transistor 21 is set to a value that allows a sufficient current to flow (VDD/2NRs t7).
従って、第4図の回路は第5図のような等価回路に置き
換えることができる。図中、31.32は電流源を示す
。即ち、本実施例の発振回路は従来のものに比べて抵抗
4を取9除き、CMOSインバータ3のシンク出力電流
及びソース出力電流がVDD/2NR8としたものと言
える。Therefore, the circuit of FIG. 4 can be replaced with an equivalent circuit as shown in FIG. In the figure, 31 and 32 indicate current sources. That is, the oscillation circuit of this embodiment can be said to have the resistor 4 removed by 9 compared to the conventional one, and the sink output current and source output current of the CMOS inverter 3 to be VDD/2NR8.
そして、この回路の発振周波数は第6図の波形から
f=−
NRsC
で表わされる。ただし、Cはコンデンサ5,5′の容量
である。このため、従来の回路では例えば400 KH
zの発振周波数を得るためには約110にΩの抵抗を必
要としたが、本実施例回路ではNの設定によって抵抗値
を小さくできる。例えばN=100 、C=10pF
、f =400KHzとするとRs=6250となる。The oscillation frequency of this circuit is expressed by f=-NRsC from the waveform of FIG. However, C is the capacitance of the capacitors 5 and 5'. For this reason, in conventional circuits, for example, 400 KH
In order to obtain the oscillation frequency of z, a resistor of about 110Ω is required, but in the circuit of this embodiment, the resistance value can be reduced by setting N. For example, N=100, C=10pF
, f=400KHz, Rs=6250.
従って、ポリシリコン抵抗、拡散抵抗等の面積を小さく
でき、しかもシート抵抗を小さくして温度係数の絶対値
を小さくできるので、このような発振回路を集積化した
場合でも温度特性の優れたものを得ることができる。Therefore, it is possible to reduce the area of polysilicon resistors, diffused resistors, etc., and also to reduce the sheet resistance and the absolute value of the temperature coefficient, so even when such an oscillation circuit is integrated, it is possible to obtain one with excellent temperature characteristics. Obtainable.
次に第7図に別の実施例を示す。Next, FIG. 7 shows another embodiment.
本実施例のものは基準電流源10′ヲ抵抗18とNチャ
ンネルMO3)ランジスタ19′とで構成したものであ
υ、その他の構成は第1実施例と同様である。The present embodiment is composed of a reference current source 10', a resistor 18, and an N-channel MO3 transistor 19', and the other configurations are the same as in the first embodiment.
かかる回路において、NチャンネルMO8)ランジスタ
19′のチャンネル巾/チャンネル長(Stシ′L)を
十分大きな値とすると、抵抗18に流れる電流は、電源
電圧をvDDXNチャンネルMO3)ランジスタ19′
のスレショルド電圧k vTHz抵抗18の値をR8と
すると(VDD −VTH)/ Rs にほぼ等しくな
る。ここでVDD > VTRとすれば、抵抗18に流
れる電流kVDD/Rsと近似することかできる。In such a circuit, if the channel width/channel length (Stshi'L) of the N-channel MO8) transistor 19' is set to a sufficiently large value, the current flowing through the resistor 18 will increase the power supply voltage to vDDXN-channel MO3) transistor 19'.
If the value of the threshold voltage k vTHz resistor 18 is R8, it becomes approximately equal to (VDD - VTH)/Rs. Here, if VDD>VTR, the current flowing through the resistor 18 can be approximated to kVDD/Rs.
従って、第1実施例と同様に考えると、発振周波数fは
f=−
NRsC
で表わされるので、第1実施例と同様にNの設定によっ
て抵抗値を小さくすることができ、温度特性の優れた発
振回路を得ることができる。更に、本実施例によれば、
第1実施例のように差動増巾回路によるトランジスタの
スレショルド電圧の打消はないため、スレショルド電圧
の温度変動による影響は多少あるが、基準電流源の回路
構成が大幅に簡素化でき、回路素子数の減少によりコス
トの面で大きな効果を有する。Therefore, considering the same as the first embodiment, the oscillation frequency f is expressed as f=-NRsC, so the resistance value can be reduced by setting N as in the first embodiment, resulting in excellent temperature characteristics. An oscillation circuit can be obtained. Furthermore, according to this embodiment,
Since the threshold voltage of the transistor is not canceled by the differential amplification circuit as in the first embodiment, the threshold voltage is slightly affected by temperature fluctuations, but the circuit configuration of the reference current source can be greatly simplified, and the circuit elements can be The reduction in number has a significant cost effect.
尚、本実施例ではユニポーラプロセスにおいて述べたが
バイポーラプロセスにおいても実現できることは言うま
でもない。Although this embodiment has been described using a unipolar process, it goes without saying that it can also be realized using a bipolar process.
〈発明の効果〉
以上説明したように本発明によれば、比較的小さな抵抗
値によって得た基準電流源の電流をカレントミラー回路
によシ減らし7て発揚回路のコンデンサの充放電電流と
する構成としたので、発振周波数を決定する抵抗の値を
小さくでき、シート抵抗を小さくして温度特性の優れた
発振回路全半導体集積回路に実現することができる。<Effects of the Invention> As explained above, according to the present invention, the current of the reference current source obtained by a relatively small resistance value is reduced by the current mirror circuit 7 to become the charging/discharging current of the capacitor of the boosting circuit. Therefore, the value of the resistance that determines the oscillation frequency can be reduced, and the sheet resistance can be reduced to realize an oscillation circuit with excellent temperature characteristics in an all-semiconductor integrated circuit.
第1図は従来例を示す回路図、第2図は第1図に示す各
部の電圧波形図、第3図は拡散抵抗及びポリシリコン抵
抗の温度I+=性図、第4図は本発明の1実施例を示す
回路図、第5図は第4図の等価回路図、第6図は第5図
Q各部の電圧波形図、第7図は本発明の別の実施iUの
要部回路図である。
1 .2.3・・・CMOSイ/バータ 5,5′・
・・コンデンサ 10 、10’ ・・基準電流源
18・・・抵抗 20・・・カレントミラー回路
31.32・・・電流源 40・・・電源
特許出願人 日産自動車株式会社Fig. 1 is a circuit diagram showing a conventional example, Fig. 2 is a voltage waveform diagram of each part shown in Fig. 1, Fig. 3 is a temperature I+ = temperature diagram of a diffused resistor and a polysilicon resistor, and Fig. 4 is a diagram of the present invention. 5 is an equivalent circuit diagram of FIG. 4, FIG. 6 is a voltage waveform diagram of each part of FIG. It is. 1. 2.3...CMOS i/verter 5,5'・
...Capacitor 10, 10'...Reference current source 18...Resistor 20...Current mirror circuit 31.32...Current source 40...Power supply patent applicant Nissan Motor Co., Ltd.
Claims (1)
レントミラー回路と、該カレントミラー回路の出力電流
でコンデンサを充放電する充放電回路と、出力状態に応
じて前記充放電回路の充放電を切換える正帰還回路とか
らなることを特徴とする発振回路。A reference current source, a current mirror circuit that uses the output of the reference current source as an input current, a charging/discharging circuit that charges and discharges a capacitor with the output current of the current mirror circuit, and a charging/discharging circuit that charges and discharges a capacitor according to the output state. An oscillation circuit characterized by comprising a positive feedback circuit that switches discharge.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58051461A JPS59178014A (en) | 1983-03-29 | 1983-03-29 | Oscillation circuit |
Applications Claiming Priority (1)
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JP58051461A JPS59178014A (en) | 1983-03-29 | 1983-03-29 | Oscillation circuit |
Publications (2)
Publication Number | Publication Date |
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JPS59178014A true JPS59178014A (en) | 1984-10-09 |
JPH0523085B2 JPH0523085B2 (en) | 1993-03-31 |
Family
ID=12887571
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58051461A Granted JPS59178014A (en) | 1983-03-29 | 1983-03-29 | Oscillation circuit |
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