JPS5829217A - Voltage-controlled oscillating circuit - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
Abstract
Description
【発明の詳細な説明】
本発明は、電圧制御発振回路に関し、特に、小型化およ
び経済化の可能なＭＯａ形集積回路として構成される電
圧制御発振回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a voltage controlled oscillation circuit, and more particularly to a voltage controlled oscillation circuit configured as an MOa type integrated circuit that can be made smaller and more economical.
従来形のＭＯＢ集積回路で構成される電圧制御発振回路
が第１図に示される・第１図の電圧制御発振回路には、
電流制御回路１１、積分回路１２、シ、（、））リガ回
路１３が設けられている。電流制御回路１１は、ＭＯａ
形電界効果トランジスタ（ＦＥＴ）Ｍｌ 、Ｍ２ 、Ｍ
Ｓ 、Ｍ４ 、ＭＳ 、ＭＳおよび抵抗８から構成され
る。積分回路１２は、ＦＥＴＭ７．ＭＳおよびキヤ／帯
シタＣから構成される。A voltage controlled oscillator circuit constructed from a conventional MOB integrated circuit is shown in Figure 1.The voltage controlled oscillator circuit in Figure 1 has the following components:
A current control circuit 11, an integration circuit 12, and a trigger circuit 13 are provided. The current control circuit 11
Type field effect transistor (FET) Ml, M2, M
It is composed of S, M4, MS, MS and resistor 8. The integrating circuit 12 includes FET M7. It consists of an MS and a carrier/band seat C.
また、シ晶ミツトトリガ回路１．３は、インバータ回路
ＩＶＩ 、ＩＶ２ 、ＩＶ３お！ＵｆンＶ回１６ＮＡ１
．Ｎム２から構成される装
電流制御回路１１においては、入力端ＩＮにトランジス
タＭ１のｒ−）が接続され、トランジスタＭ２゜Ｍ３．
Ｍ４によシミ流源用トランジスタＭＳ、Ｍ６のｒ−トに
、入力電圧に比例する電流がトランジスタＭＳ、Ｍ６に
流れるようなバイアス電圧が印加される。積分回路１２
においては、トランジスタＭ７．Ｍ８のｒ−）にシ＆電
。Moreover, the crystal trigger circuit 1.3 is connected to the inverter circuits IVI, IV2, IV3 and ! Ufn V times 16NA1
．． In the current control circuit 11 composed of the transistors M2, M2, M2, M3, .
A bias voltage such that a current proportional to the input voltage flows through the transistors MS and M6 is applied to the r-to of the stain current source transistors MS and M6 by M4. Integrating circuit 12
In transistor M7. M8 r-) to S&D.
トトリガ回路１３の出力信号が印加され、それによｆｉ
、Ｍ７．Ｍ８の１方が選択的にオンされる・従って、積
分用命ャノ譬シタＣは、選択的に充電ま丸線放電される
。積分回路１２の出力はシ１ミツトトリガ回路１３に供
給される。The output signal of the trigger circuit 13 is applied, which causes fi
, M7. One of M8 is selectively turned on. Therefore, the integral detector C is selectively charged or discharged. The output of the integrating circuit 12 is supplied to a limit trigger circuit 13.
シ、１．））リガ回路１３においては、積分回路１２の
出力信号がインバータＩＶＩおよびＩＶ２に供給され、
！ｖ２の出力はインノｆ−夕ＩＶ３に供給される。２個
のナンド回路ＮＡＩおよびＮム２は、Ｒ８形フリ、ｆフ
ロ、 ｆ （Ｒ８−Ｆｉｒ）を形成しておＬインノ臂−
夕ＩＶＩの出力がＲ８−ＦＦ Ｏ８端子に供給され、イ
ンノ４−夕ＩＶ３の出力がＲ８−ＦｉＦのｉ端子に供給
される。 Ｒ８−ＦＦの出力Ｑは、出力端ＯＵＴ Ｋ接
続されるとともに、トランジスタＭ７゜Ｍ８のｒ−）に
帰還接続される。C, 1. )) In the trigger circuit 13, the output signal of the integrating circuit 12 is supplied to inverters IVI and IV2,
! The output of V2 is supplied to InnoF-V3. The two NAND circuits NAI and Nmu2 form R8-type Fir, f-Fir, and f (R8-Fir).
The output of IVI is supplied to the R8-FF O8 terminal, and the output of IIV3 is supplied to the i terminal of R8-FiF. The output Q of R8-FF is connected to the output terminal OUTK, and is also feedback-connected to the transistors M7 (r-) of M8.
次に第１図の電圧制御発振回路の動作が、第２図の電圧
波形図を用いて説明される。第２図において、（１）は
、積分回路１２の出力電圧ｖｃの波形を示し、（２）は
、シ＆ン、トトリガ回路１３の出力すなわち発振回路自
体の出力電圧Ｖ・の波形を示す、第２図（１）において
ｖｌはインバータＩＶＩのしきい値であり、ｖ３はイン
バータＩＶ２のしきい値でありｓ Ｖｓ ＞Ｖｓに設定
されているものとする。Next, the operation of the voltage controlled oscillation circuit shown in FIG. 1 will be explained using the voltage waveform diagram shown in FIG. In FIG. 2, (1) shows the waveform of the output voltage vc of the integrating circuit 12, and (2) shows the waveform of the output voltage V of the output of the trigger circuit 13, that is, the output voltage V of the oscillation circuit itself. In FIG. 2(1), vl is the threshold value of inverter IVI, and v3 is the threshold value of inverter IV2, and it is assumed that s Vs >Vs.
入力端子ＩＮにあｉ一定の電圧（電源電圧以下）が印加
されると、電流制御回路１１において印加され九電圧に
比例した電流！１および１１１がそれぞれＦＥＴＭ５お
よびＭ６に流れるようなｒ−）電圧が発生されＦＥＴ
Ｍ ５およびＭ６のｒ−）に印加される。最初、キヤ・
臂シタＣが充電遮れておらずかつ出力電圧Ｖ・が低いほ
うのレベルＶ、であるとすると、Ｍ７がオンでＭ８がオ
フであシ、従ってキャパシタＣは、電源電圧ＶＤＤから
トランジスタＭ５およびＭ７を介して供給される電流１
１によシ充電される。キャパシタＣの端子電圧ｖｃは従
って次式（１）で直線的に増加する。ここでｔは充電時
間である。When a constant voltage (below the power supply voltage) is applied to the input terminal IN, the current control circuit 11 applies a current proportional to the voltage. An r-) voltage is generated such that 1 and 111 flow through FET M5 and M6, respectively.
M5 and M6 r-). At first, Kiya
Assuming that capacitor C is not blocked from charging and output voltage V is at the lower level V, M7 is on and M8 is off, so capacitor C is connected to transistors M5 and Current 1 supplied via M7
It is charged by 1. Therefore, the terminal voltage vc of the capacitor C increases linearly according to the following equation (1). Here, t is the charging time.
■−ム」 ・・・・・・（１）
Ｖ、がｖｌを超えるときにもＲ８−ＦＦのｑ出力はｖＬ
のままであり、ｖｃはそのまま上昇を続けｖｌに達する
・Ｖ、がｖｌに達するとＲ８−ＦＦの「端子が低いレベ
ルｒＬＪとなシＱ出力は高い方のレベルｖＨに変化し、
それによりトランジスタＭ７がオフしＭ８がオンする。■-M” ...... (1) Even when V exceeds vl, the q output of R8-FF is vL
VC continues to rise and reaches vl. When V reaches vl, the R8-FF terminal becomes the lower level rLJ and the Q output changes to the higher level vH.
This turns off transistor M7 and turns on transistor M8.
従ってキャノ４シタＣは、トランジスタＭ８およびＭ６
を介して接地側に流れる電流ｘ１′によシ放電される。Therefore, transistors M8 and M6
It is discharged by the current x1' flowing to the ground side through the terminal.
従って、■、は次式（２）で直線的に減少する。ここで
ｔ′は放電時間である。Therefore, ■ decreases linearly according to the following equation (2). Here, t' is the discharge time.
■ｅがＶｓ ｔで下降すると、フリ、グフロ、ｆのｉ端
子が低いレベル「Ｌ」となＪ）Ｑ出力が再びＶ。■When e falls to Vs t, the i terminals of Furi, Guflo, and f go to low level "L".J) Q output becomes V again.
となり、Ｍ８がオフしＭ７がオンする。従うて、ｖｏは
再び上昇をはじめ、以下前述の動作が繰返えされる。そ
れゆえ、キヤ・譬シタＣの端子電圧Ｖ、は、第２図（１
）に示されるような３角波となシ、出力電圧Ｖ・として
第２図（２）に示される方形波発振波形が得られる０発
振周波数ｆは、簡単のためにＩｔ ＝ｘｉｔ’−Ｊとす
ると次式（３）で与えられる。Therefore, M8 is turned off and M7 is turned on. Therefore, vo starts to rise again, and the above-described operation is repeated. Therefore, the terminal voltage V of the capacitor C is
), the 0 oscillation frequency f at which the square wave oscillation waveform shown in FIG. Then, it is given by the following equation (3).
！
’ ” ２ Ｃ（ＶＩ Ｖｌ ） ””” （３）■
が入力電圧Ｖｌ１１に比例するので、ｆも当然入力電圧
ＭＩＮに比例することになり、第１図の回路は、電圧制
御発振器として機能する。! ' 2 C (VI Vl) ``'''' (3)■
Since f is proportional to the input voltage Vl11, f is naturally proportional to the input voltage MIN, and the circuit of FIG. 1 functions as a voltage controlled oscillator.
ところで、第１図の従来形の回路においては、ＭＯ８集
積回路として構成される場合に、インバータのしきい値
Ｖｔ、Ｖ、の製造上のバッフΦが比＼
較的大きく、従って発振周波数ｆのバラツキが大きくな
るという問題がある。また、第１図の回路におけるシェ
ミートトリガ回路１３は、アリ、！フロッグ等を使用し
ている次めに回路素子ａ６Ｑｔ較的多くなｆｉ （ＦＩ
Ｔとして２０個程度）、小形化が制約されるという問題
がある。By the way, in the conventional circuit shown in FIG. 1, when configured as an MO8 integrated circuit, the manufacturing buffer Φ of the inverter threshold value Vt, V, is relatively large, and therefore the oscillation frequency f is There is a problem that the variation becomes large. Furthermore, the Shemite trigger circuit 13 in the circuit of FIG. The next circuit element a6Qt using frog etc. is a relatively large number of fi (FI
(approximately 20 T), there is a problem that miniaturization is restricted.
本発明の主な目的は、前記の従来形の問題点にかんがみ
、発振周波数の製造上のバラツキが小さく、かつ素子数
が比較的少なく小形化が可能である、ＭＯ８集積回路と
して構成される電圧制御発振回路を提供することにある
。In view of the problems of the conventional type described above, the main object of the present invention is to provide a voltage that is configured as an MO8 integrated circuit, which has small manufacturing variations in oscillation frequency, has a relatively small number of elements, and can be miniaturized. The object of the present invention is to provide a controlled oscillation circuit.
本発明においては、ＭＯ８集積回路として構成される電
圧制御発振回路であって、線電圧制御発振回路は、入力
制御電圧に比例する正または負の電流を供給する電流制
御回路と、核電流制御回路の出力に接続されるスイッチ
およびキャパシタによシ構成される積分回路と、該積分
回路の出力に接続されるシ＆電ットトリガ回路とを具備
し、該シ、建、））リガ回路の出力電圧に応じて該積分
回路のスイッチが作動され該キャノ譬シタの充放電が切
換えられる電圧制御発振回路において、該シー（ｙ）ト
リガ回路は、該積分回路の出力がｒ−トに接続される入
力ＦＩＣＴおよび抵抗によシ構成される第１の増幅回路
と、蚊入力ＦＥＴのソース電圧を切換える回路と、該第
１の増幅回路の出力を増幅する第２の増幅回路とを有し
、該第２の増幅回路の出力は該ソース電圧切換回路に接
続され、それによプ該第１の増幅回路の出力電圧が該第
２０増幅回路を介して該入力ＦＥＴのソース電圧に正帰
還されるように構成され九ことを特徴とする、電圧制御
発振回路が提供される。In the present invention, the voltage controlled oscillation circuit is configured as an MO8 integrated circuit, and the line voltage controlled oscillation circuit includes a current control circuit that supplies a positive or negative current proportional to the input control voltage, and a nuclear current control circuit. an integrating circuit configured with a switch and a capacitor connected to the output of the integrating circuit, and a trigger circuit connected to the output of the integrating circuit, the output voltage of the trigger circuit being In a voltage controlled oscillator circuit in which a switch of the integrating circuit is actuated to switch charging and discharging of the capacitor in accordance with A first amplifier circuit configured with a FICT and a resistor, a circuit for switching the source voltage of the mosquito input FET, and a second amplifier circuit for amplifying the output of the first amplifier circuit, The output of the second amplifier circuit is connected to the source voltage switching circuit, so that the output voltage of the first amplifier circuit is positively fed back to the source voltage of the input FET via the twentieth amplifier circuit. A voltage controlled oscillator circuit is provided, characterized in that:
本発明の一実施例としての電圧制御発振回路が第３図に
示される。第３図の電圧制御発振回路は、電流制御回路
２１．積分回路２２、およびシーミ、トトリガ回路２３
を具備する。電流制御回路２１および積分回路２２の構
成および動作は、前述した第１図の電圧制御発振回路の
場合と同一であΣ。A voltage controlled oscillation circuit as an embodiment of the present invention is shown in FIG. The voltage controlled oscillation circuit shown in FIG. 3 includes a current control circuit 21. Integration circuit 22 and seami, trigger circuit 23
Equipped with. The configuration and operation of the current control circuit 21 and the integration circuit 22 are the same as those of the voltage controlled oscillation circuit shown in FIG. 1 described above.
第３図の電圧制御発振回路において、シェミ。In the voltage controlled oscillator circuit shown in Figure 3, Semi.
トトリガ回路２３は、第１の増幅回路２３１、ソース電
圧切換回路２３２および第２の増幅回路２３３から構成
される。第１の増幅回路２３１は、入力用ＦＥＴ Ｍ
１１および抵抗Ｒ１を有する。ソース電圧切換回路２３
２は、ＦＩＣＴＭ１２．Ｍ２Ｓおよび抵抗Ｒ２，Ｒ３を
有する。第２の増幅回路は、ＦＩＴ Ｍ １４およびＭ
２Ｓを有する。The trigger circuit 23 includes a first amplifier circuit 231, a source voltage switching circuit 232, and a second amplifier circuit 233. The first amplifier circuit 231 includes an input FET M
11 and a resistor R1. Source voltage switching circuit 23
2 is FICTM12. It has M2S and resistors R2 and R3. The second amplifier circuit consists of FIT M14 and M
It has 2S.
第１の増幅回路２３１において、入力用ＦＥＴＭｌｌの
ｒ−）には積分回路２２の出力電圧ｖ０が印加されてお
り、Ｍｌｌのドレインは、抵抗Ｒ１を介して電源電圧Ｖ
ＤＤに接続され、Ｍｌｌのソースは、ソース電圧切換回
路２３２の抵抗Ｒ２を介して接地される。ソース電圧切
換回路２３２において、ＦＥＴ Ｍ １２のソースは、
電源電圧ＶＤＤに接続され、Ｍ１２のドレインは抵抗Ｒ
３を介してＦＥＴ Ｍ １３のドレインに接続される。In the first amplifier circuit 231, the output voltage v0 of the integrating circuit 22 is applied to the input FET Mll (r-), and the drain of Mll is connected to the power supply voltage V through the resistor R1.
It is connected to DD, and the source of Mll is grounded via a resistor R2 of the source voltage switching circuit 232. In the source voltage switching circuit 232, the source of the FET M12 is
The drain of M12 is connected to the power supply voltage VDD, and the drain of M12 is connected to the resistor R.
3 to the drain of FET M13.
Ｍ２Ｓのドレインはまた、抵抗Ｒ２とＦＥＴ Ｍ １１
の接続点に接続され、Ｍ２Ｓのソースは接地される。Ｆ
ＫＴＭ１２およびＭ２Ｓのｒ−）は相互に接続され、か
つ、第２の増幅回路２３３の出力に接続される。第２の
増幅回路２３３において、ＦＥＴＭ１４のソースは電源
電圧ＶＤＤに接続され、Ｍ１４のドレイン祉ＦＩＴＭ１
５のドレインに接続され、Ｍ２Ｓのソースは接地される
。Ｍ１４およびＭ２Ｓのｒ−）はともに第１の増幅回路
のドレインに接続され、Ｍ１４のドレインとＭ２Ｓのド
レインの接続点は、第２の増幅回路２３３の出力として
出力端ＯＵＴに接続されまた前述したようにＭ１２およ
びＭ２Ｓのｒ−トに接続される。The drain of M2S is also connected to resistor R2 and FET M11
The source of M2S is grounded. F
r-) of KTM12 and M2S are connected to each other and to the output of the second amplifier circuit 233. In the second amplifier circuit 233, the source of FETM14 is connected to the power supply voltage VDD, and the drain of M14 is connected to FITM1.
The source of M2S is grounded. r-) of M14 and M2S are both connected to the drain of the first amplifier circuit, and the connection point between the drain of M14 and the drain of M2S is connected to the output terminal OUT as the output of the second amplifier circuit 233, and as described above. It is connected to the r-t of M12 and M2S as shown in FIG.
第３図の電圧制御発振回路の動作が、再び第２図の波形
図を用いて以下に説明される。The operation of the voltage controlled oscillator circuit of FIG. 3 will be explained below using the waveform diagram of FIG. 2 again.
第３図の回路において、入力端！Ｎに一定電圧ｖＸＮが
印加されると、第１の回路の場合と同様にＦＥＴ Ｍ
５およびＭ６のｒ−）には、それぞれ入力電圧Ｖｌ）ｆ
に比例した電流が流れるようなｆ−１電圧が印加される
。最初、キャＩ４シタＣの電圧ｖｅが０であ）、回路の
出力電圧Ｖ・がｒＬＪレベルであるとすると、積分回路
２２０ＦＥＴ ＭフがオンでＭ８がオフであるために、
キャノ譬シタＣはＦＥＴＭ５およびＭ７を介して供給さ
れる正の電流１１によシ充電される。In the circuit shown in Figure 3, the input terminal! When a constant voltage vXN is applied to N, FET M
5 and r-) of M6 have an input voltage Vl)f, respectively.
A voltage f-1 is applied such that a current proportional to . Initially, the voltage ve of the capacitor I4 is 0) and the output voltage V of the circuit is at the rLJ level. Since the integrating circuit 220FET M is on and M8 is off,
Capacitor C is charged by positive current 11 supplied via FETs M5 and M7.
シ＆建ットトリガ回路２３においては、入力ＦＥＴＭＩ
Ｉのｒ−１電圧が０であるときＭｌｌはオフであり従り
てＭｌｌのドレイン電圧Ｖムはほぼ電源電圧ＶＤＤ Ｋ
＃ｌＬ ＜第２の増幅回路２３３の出力はｒＬＪレベ
ルとなる。第２の増幅回路２３３の出力電圧は、ソース
電圧切換回路２３２に入力されておｐ、ｒＬＪレベルが
入力される場合のＦＥＴ Ｍ １１のソース電圧ｖ１は
、はぼ次式で与えられる。In the input FETMI trigger circuit 23,
When the r-1 voltage of I is 0, Mll is off, so the drain voltage of Mll is approximately equal to the power supply voltage VDD K
#IL<The output of the second amplifier circuit 233 becomes rLJ level. The output voltage of the second amplifier circuit 233 is input to the source voltage switching circuit 232, and the source voltage v1 of the FET M 11 when p and rLJ levels are input is given by the following equation.
Ｖｍ １＝”−一二一’ＩＬＫＬ 、、、、
、、、、、（４）Ｒ３＋Ｒ２
なお・ Ｖｌｌは、第２の増幅回路２３３のしきい値よ
シも低く設定されているものとする。Vm 1=”-121’ILKL ,,,,
(4) R3+R2 Note that Vll is also set lower than the threshold value of the second amplifier circuit 233.
キャノ臂シタＣが電流１１により充電されて、電圧Ｖ、
が上昇し、Ｖ１＋ Ｖｔｖｘに達すると（丸だしＶ？Ｉ
ＩはＭｌ １０しきい値） ＦＥＴ Ｍ １１がオンし
それによりＭＩＩのドレイン電圧Ｖムが低下し第２の増
幅回路２３３のしきい値以下になると第２の増幅囲路２
３３の出力電圧■・が「Ｈ」レベルに変化する。従って
、ソース電圧切換回路２３２においては、Ｍｌ２がオフ
しＭｌ３がオンするため、入力ＦＥＴ Ｍ １１のソー
ス電圧ｖ１はほぼ接地レベルまで低下する。それにより
、Ｍｌｌのｒ−）・ソース間の電圧差は大きくな４９Ｍ
１１は確実にオンした状態になる。第２の増幅回路２３
３の出力ｕ、ｒｕ」レベルに固定される。The armpit C is charged by the current 11, and the voltage V,
increases and reaches V1+Vtvx (circled V?I
When the FET M11 turns on and the drain voltage Vm of MII decreases to below the threshold value of the second amplifier circuit 233, the second amplifier circuit 2
The output voltage 33 changes to "H" level. Therefore, in the source voltage switching circuit 232, M12 is turned off and M13 is turned on, so that the source voltage v1 of the input FET M11 drops to approximately the ground level. As a result, the voltage difference between r-) and source of Mll becomes large 49M
11 is definitely turned on. Second amplifier circuit 23
The outputs u and ru of 3 are fixed at the level ``u'' and ``ru''.
第２の増幅回路２２３の出力電圧Ｖ・は積分回、 路２
２のスイッチトランジスタＭ７およびＭ８のｆ−）に接
続されてお９、この出力電圧Ｖ・がｒＨＪレベルになる
とＭｌがオフしＭ８がオンするためにキャノ譬シタＣは
、Ｍ６を流れる電流Ｉ、１によシ放電され、キャパシタ
電圧Ｖ、は直線的に低下しはじめる。キャノぐシタ電圧
ｖ８すなわちＦＥＴＭＩＩＣＩ”−ト電圧がＭｌｌのし
きい値ＶＴｉ［まで低下すると、Ｍｌｌがオフし、Ｍｌ
ｌのドレイン電圧Ｖ、は、電源電圧ｖＤＤ近くまで上昇
し、従って第２の増幅回路２３３の出力電圧は［、Ｊレ
ベルに変わる。ソース電圧切換回路２３２においては、
ＦＩＴ Ｍ １２がオンしＭｌ３がオフし、ＦＥＴ Ｍ
１１のソース電圧は再びＶｌｌになるとともに、積分
回路２２のスイッチが切換わシ、キャパシタ電圧Ｖ、は
再び上昇しはじめる。以後、第２図に示されるように前
記の電圧変化を繰り返えす。The output voltage V of the second amplifier circuit 223 is an integrating circuit, path 2
When this output voltage V reaches the rHJ level, Ml is turned off and M8 is turned on, so that the capacitor C is connected to the current I flowing through M6, 1, and the capacitor voltage V begins to drop linearly. When the capacitor voltage v8, that is, the FET MIICI''-to voltage decreases to the threshold value VTi of Mll, Mll is turned off and Ml
The drain voltage V, of l rises to near the power supply voltage vDD, and therefore the output voltage of the second amplifier circuit 233 changes to the [,J level. In the source voltage switching circuit 232,
FIT M12 turns on, Ml3 turns off, FET M
The source voltage of the capacitor 11 becomes Vll again, the switch of the integrating circuit 22 is switched, and the capacitor voltage V starts to rise again. Thereafter, the voltage changes described above are repeated as shown in FIG.
この場合に、第２図（１）のｖｌ １ ｖ、は、次式に
よ）与えられる。In this case, vl 1 v in FIG. 2(1) is given by the following equation.
ＶＢ ＝Ｖ１＋ Ｖｔｍ ＝・・（５）Ｖ ｓ ＝
Ｖｔｇ −・・（６）従って、Ｖ ｌ −Ｖ
、 −ｖｌ １であ）、Ｖｌｌは（４）式に示されるよ
うに抵抗比で決まるために、（３）式で与えられる発振
周波数ｆの製造上の／ｆツッキは、インバータのしきい
値よ）も小さくすることが可能である・また、第２図の
電圧制御発振回路におけるシ＆イ、トトリガ回路２３は
ツリ、グフロ。VB=V1+Vtm=...(5)Vs=
Vtg −...(6) Therefore, V l −V
, -vl 1), and Vll is determined by the resistance ratio as shown in equation (4), so the manufacturing /f deviation of the oscillation frequency f given by equation (3) is determined by the threshold value of the inverter. It is also possible to reduce the size of the trigger circuit 23 in the voltage controlled oscillation circuit shown in Fig. 2.
ｌを用いておらず、比較的少数の素子によ）構成される
。It is constructed using a relatively small number of elements.
本発明の他の一つの実施例としての電圧制御発振回路が
第４図に示される。第４図の電圧制御発振回路において
は、電流制御回路２１′、積分回路２２′、およびシー
ミツトトリガ回路２３′に設けられる。電流制御回路２
１′は、トランジスタＭｌ。A voltage controlled oscillation circuit as another embodiment of the present invention is shown in FIG. In the voltage controlled oscillator circuit of FIG. 4, the current control circuit 21', the integrating circuit 22', and the seamit trigger circuit 23' are provided. Current control circuit 2
1' is a transistor Ml.
Ｍ２．Ｍ５および抵抗Ｒから構成されておシ、第３図の
場合と異なシ、負の電流制御部が設けられていない、ま
え、積分回路２２′においては、第３図の場合と異なり
、Ｍ８のソースが直接接地されている。シ、（、））リ
ガ回路２３′は、第３図の場合と同一で６９、従りて、
回路の構成は第４図において省略されている。第４図の
電圧制御発振回路においては、キヤ・臂シタＣの放電が
瞬時に行われるため、キャパシタ電圧ｖｅは１ｓ５図（
１）に示されるように鋸歯状波となり、出力Ｖ・は、第
５図（２）に示されるようにインｚ４ルス波形となる。M2. Unlike the case shown in FIG. 3, the integration circuit 22' is composed of M5 and a resistor R. Unlike the case shown in FIG. Source is directly grounded. The trigger circuit 23' is the same as in the case of FIG. 3, 69, and therefore,
The configuration of the circuit is omitted in FIG. In the voltage controlled oscillator circuit shown in Fig. 4, since the discharge of the capacitor C is instantaneous, the capacitor voltage ve is 1s5 (
The output V becomes a sawtooth waveform as shown in FIG. 5(2), and the output V becomes an inz4 pulse waveform as shown in FIG. 5(2).
本発明によれば、発振周波数の製造上のバラツキが小さ
く、かつ小形化が可能である、ＭＯＢ集積回路として構
成される電圧制御発振回路が提供され得る。According to the present invention, it is possible to provide a voltage controlled oscillation circuit configured as a MOB integrated circuit, which has small manufacturing variations in oscillation frequency and can be miniaturized.
第１図は、従来形の電圧制御発振回路の回路図、第２図
は、第１図の回路の動作を示す電圧波形図、
第３図は、本発明の一実施例としての電圧制御発振回路
の回路図、
第４図は、本発明の他の一つの実施例としての電圧制御
発振回路の回路図、
第５図は、第４図の回路の動作を示す電圧波形図である
。
（符号の説明）
１１．２１．２１’：電流制御回路、１２．２２゜２２
′：積分回路、１３．２３，２３’ニジ具ミ、トトリガ
回路、２３１：第１の増幅回路、２３２：ソース電圧切
換回路、２３３：第２の増幅回路。
特許出願人
富士通株式会社
特許出願代理人
弁理士 青 木 朗
弁理士 酉 舘 和 之
弁理士内田幸男
弁理士 山 口 昭 之Fig. 1 is a circuit diagram of a conventional voltage controlled oscillation circuit, Fig. 2 is a voltage waveform diagram showing the operation of the circuit of Fig. 1, and Fig. 3 is a voltage controlled oscillation circuit as an embodiment of the present invention. FIG. 4 is a circuit diagram of a voltage controlled oscillation circuit as another embodiment of the present invention. FIG. 5 is a voltage waveform diagram showing the operation of the circuit of FIG. 4. (Explanation of symbols) 11.21.21': Current control circuit, 12.22°22
': Integration circuit, 13.23, 23' Nijigumi, trigger circuit, 231: First amplifier circuit, 232: Source voltage switching circuit, 233: Second amplifier circuit. Patent applicant Fujitsu Ltd. Patent application agent Akira Aoki Patent attorney Kazuyuki Toritate Patent attorney Yukio Uchida Patent attorney Akira Yamaguchi
Claims (1)
って、該電圧制御発振回路は、制御入力電圧に比例する
正まえは負の電流を供給する電流制御回路と、諌電流制
御回路の出力に接続されるスイッチおよびキャノ母シタ
によシ構成されゐ積分回路と、誼積分回路の出力に接続
されるシ龜ミ、トトリガ回路とを臭備し、骸シ＆ミ、ト
トリガ回路Ｏ出力電圧に応じて該積分回路のスイ、テが
作動され咳キャノ４シタの充放電が切換えられる、電圧
制御発振回路において、 腋シェミ、トトリガ回路は、該積分回路の出力がｒ−）
Ｋ接続される入力ＦＥＴおよび抵抗によ）構成される第
１の増幅回路と、該入力ＦＷＴのソース電圧を切緯える
回路と、＃第１の増幅回路の出力を増幅する第２の増幅
回路とを有し、該第２の増幅回路の出力は咳ソース電圧
切換回路に接続され、それにより＃第１の増幅回路の出
方電圧が該第２の増幅回路を介して該入力ＦＥＴのソー
ス電圧に正帰還されるように構成され九こと倉特徴とす
る、 電圧制御発振回路。[Scope of Claims] A voltage controlled oscillation circuit configured as an MO8 integrated circuit, the voltage controlled oscillation circuit comprising: a current control circuit that supplies a current that is proportional to a control input voltage and a negative current that is proportional to a control input voltage; It is equipped with an integrator circuit configured by a switch and a capacitor connected to the output of the control circuit, and a trigger circuit connected to the output of the integrator circuit. In a voltage controlled oscillator circuit in which the switch and the switch of the integrating circuit are activated according to the output voltage of the circuit O to switch the charging and discharging of the cough canister, the armpit trigger circuit is configured so that the output of the integrating circuit is r-).
A first amplifier circuit configured by an input FET and a resistor connected to each other, a circuit that trims the source voltage of the input FWT, and a second amplifier circuit that amplifies the output of the first amplifier circuit. The output of the second amplifier circuit is connected to a source voltage switching circuit, so that the output voltage of the first amplifier circuit is connected to the source voltage of the input FET via the second amplifier circuit. A voltage-controlled oscillator circuit configured to provide positive feedback to the voltage and characterized by nine characteristics.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127706A JPS5829217A (en) | 1981-08-17 | 1981-08-17 | Voltage-controlled oscillating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127706A JPS5829217A (en) | 1981-08-17 | 1981-08-17 | Voltage-controlled oscillating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5829217A true JPS5829217A (en) | 1983-02-21 |
Family
ID=14966686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56127706A Pending JPS5829217A (en) | 1981-08-17 | 1981-08-17 | Voltage-controlled oscillating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829217A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178014A (en) * | 1983-03-29 | 1984-10-09 | Nissan Motor Co Ltd | Oscillation circuit |
| JPS61244115A (en) * | 1985-04-22 | 1986-10-30 | Nec Corp | Current-controlled oscillator |
| JPS62290208A (en) * | 1986-06-09 | 1987-12-17 | Nec Corp | Current control oscillator |
| US4742315A (en) * | 1986-04-28 | 1988-05-03 | Siemens Aktiengesellschaft | Integrated NMOS circuit |
-
1981
- 1981-08-17 JP JP56127706A patent/JPS5829217A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178014A (en) * | 1983-03-29 | 1984-10-09 | Nissan Motor Co Ltd | Oscillation circuit |
| JPH0523085B2 (en) * | 1983-03-29 | 1993-03-31 | Nissan Motor | |
| JPS61244115A (en) * | 1985-04-22 | 1986-10-30 | Nec Corp | Current-controlled oscillator |
| JPH0423963B2 (en) * | 1985-04-22 | 1992-04-23 | Nippon Electric Co | |
| US4742315A (en) * | 1986-04-28 | 1988-05-03 | Siemens Aktiengesellschaft | Integrated NMOS circuit |
| JPS62290208A (en) * | 1986-06-09 | 1987-12-17 | Nec Corp | Current control oscillator |
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