JPS59177780A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS59177780A JPS59177780A JP58051929A JP5192983A JPS59177780A JP S59177780 A JPS59177780 A JP S59177780A JP 58051929 A JP58051929 A JP 58051929A JP 5192983 A JP5192983 A JP 5192983A JP S59177780 A JPS59177780 A JP S59177780A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- address
- output
- basic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は増設側メモリ部が実装されてないときに、それ
に対するメモリアクセスをチェックできる記憶装置に関
する。
に対するメモリアクセスをチェックできる記憶装置に関
する。
（２）従来技術と問題点
中央処理装置と関連して動作するメモリ部は、システム
の性能を向上するため等のとき増設されることか多い。
の性能を向上するため等のとき増設されることか多い。
増設側メモリを設置したとき直ちに増大した容量で使用
することなく、増設側のみで暫くの開動作させ、旧メモ
リを修理或いは交換することがある。そのようなとき中
央処理装置から増設側メモリが実装されているとして、
それをアクセスするアドレス信号が送出されると、本来
増設側メモリのアドレスは存在しない筈の所、基本側メ
モリのアドレスとは通常最上位ビットが” ０ ” ”
１”という差があるに過ぎないため、基本側メモリの
方の当該アドレスにアクセスをされたように動作を始め
、データを書面してしまうことがある。そのため基本側
メモリの当該アドレスを読出す場合には、全（別異のデ
ータを読出ずごとになる。
することなく、増設側のみで暫くの開動作させ、旧メモ
リを修理或いは交換することがある。そのようなとき中
央処理装置から増設側メモリが実装されているとして、
それをアクセスするアドレス信号が送出されると、本来
増設側メモリのアドレスは存在しない筈の所、基本側メ
モリのアドレスとは通常最上位ビットが” ０ ” ”
１”という差があるに過ぎないため、基本側メモリの
方の当該アドレスにアクセスをされたように動作を始め
、データを書面してしまうことがある。そのため基本側
メモリの当該アドレスを読出す場合には、全（別異のデ
ータを読出ずごとになる。
（３）発明の目的
本発明の目的は前述の欠点を改善し、メモリ部をアクセ
スするに不適切なアドレスを中央処理装置が発したとき
、それをチェックする回路を具備した記憶装置を提供す
ることにある。
スするに不適切なアドレスを中央処理装置が発したとき
、それをチェックする回路を具備した記憶装置を提供す
ることにある。
（４）発明の構成
前述の目的を達成するための本発明の構成は、基本側と
増設側とを含むメモリ部と、該メモリ部へのアクセスを
制御する装置とより成る記憶装置において、メモリ部に
はメモリカードを実装したとき容量認識信号を発生する
装置を具備し、メモリアクセス制御部には中央処理装置
からの基本側・増設側選択アドレス信号と前記容量認識
信号装置からの信号とを比較する比較回路を具備するこ
とである。
増設側とを含むメモリ部と、該メモリ部へのアクセスを
制御する装置とより成る記憶装置において、メモリ部に
はメモリカードを実装したとき容量認識信号を発生する
装置を具備し、メモリアクセス制御部には中央処理装置
からの基本側・増設側選択アドレス信号と前記容量認識
信号装置からの信号とを比較する比較回路を具備するこ
とである。
（５）発明の実施例
以下図面に示す本発明の一実施例について説明する。第
１図はメモリアレ一部の構成を、第２図はメモリアクセ
ス制御部の構成を示す。第１図ではメモリ部は基本側メ
モリ部（］）と増設側メモリ部（２）で構成され、各メ
モリにはメモリカードを（３−１１’＞ （３−１２
）−・−１（’３−２１） （３−２２）−のように
複数枚実装されている。メモリカートにはそれぞれ入力
カードピンと出力カードビンとを接続線ＬＯにより接続
している。メモリカードの一方端を基準点とし、接続線
Ｌ １により接地接続し、また接続線Ｌ２〜Ｌｎ−’
により各接続線ＬＯが直列接続される。更に接続線は
Ｌｎによりゲート（４）またはゲート（５）と接続され
る。ゲート（４１，（５］の出力Ｌａ、Ｌｂは基本側と
増設側の容量認識信号としてメモリアクセス制御部へ出
力される。例えばレベル“１”のとき実装有り、レベル
“０”のとき未実装とする。ゲート（４Ｌ （５１にＴ
ＴＬ回路を使用した場合メモリカード（３）が１枚でも
抜けるとＬａ、Ｌｂはゲート（４１，＋５１の入力が開
放されたこととしてレベル゛′０″となる。
１図はメモリアレ一部の構成を、第２図はメモリアクセ
ス制御部の構成を示す。第１図ではメモリ部は基本側メ
モリ部（］）と増設側メモリ部（２）で構成され、各メ
モリにはメモリカードを（３−１１’＞ （３−１２
）−・−１（’３−２１） （３−２２）−のように
複数枚実装されている。メモリカートにはそれぞれ入力
カードピンと出力カードビンとを接続線ＬＯにより接続
している。メモリカードの一方端を基準点とし、接続線
Ｌ １により接地接続し、また接続線Ｌ２〜Ｌｎ−’
により各接続線ＬＯが直列接続される。更に接続線は
Ｌｎによりゲート（４）またはゲート（５）と接続され
る。ゲート（４１，（５］の出力Ｌａ、Ｌｂは基本側と
増設側の容量認識信号としてメモリアクセス制御部へ出
力される。例えばレベル“１”のとき実装有り、レベル
“０”のとき未実装とする。ゲート（４Ｌ （５１にＴ
ＴＬ回路を使用した場合メモリカード（３）が１枚でも
抜けるとＬａ、Ｌｂはゲート（４１，＋５１の入力が開
放されたこととしてレベル゛′０″となる。
第２図はメモリアクセス制御部の構成のうち特に比較回
路について示しである。第２図におけるＡＤは中央処理
装置から送られて（る基本側・増設側選択アドレス信号
を示し、通常はメモリアクセス用アドレスの最上位ビッ
トをこの信号とし、例えば０”のとき基本側をアクセス
するアドレス、′１”のとき増設側をアクセスするアド
レスとする。Ｌａ、Ｌｂは第１図に示すメモリアレーか
らの出力信号である。（１０） （１１）はゲート回
路、（１２） （１３）はアンド回路、（１４）
（１５）（１６）はラッチ、（１７）はオア回路である
。メモリアレ一部は基本側メモリ部を必ず実装している
と取り扱うため、信号Ｌｂは常に“Ｉ”となりランチ（
１６）の人力１０１は“０″、出力１０７は１″となる
。したがってメモリエラー信号Ｃｅを発することはない
。万一基本側も実装していないとき、ケート（１０）の
出力１０１がパ１”となりランチ（１６）の出力１０７
が“１′′となってメモリなラー信号Ｃｅが発せられる
。
路について示しである。第２図におけるＡＤは中央処理
装置から送られて（る基本側・増設側選択アドレス信号
を示し、通常はメモリアクセス用アドレスの最上位ビッ
トをこの信号とし、例えば０”のとき基本側をアクセス
するアドレス、′１”のとき増設側をアクセスするアド
レスとする。Ｌａ、Ｌｂは第１図に示すメモリアレーか
らの出力信号である。（１０） （１１）はゲート回
路、（１２） （１３）はアンド回路、（１４）
（１５）（１６）はラッチ、（１７）はオア回路である
。メモリアレ一部は基本側メモリ部を必ず実装している
と取り扱うため、信号Ｌｂは常に“Ｉ”となりランチ（
１６）の人力１０１は“０″、出力１０７は１″となる
。したがってメモリエラー信号Ｃｅを発することはない
。万一基本側も実装していないとき、ケート（１０）の
出力１０１がパ１”となりランチ（１６）の出力１０７
が“１′′となってメモリなラー信号Ｃｅが発せられる
。
基本側・増設側共に実装されている場合はＬａＬｂが共
に“１″となりゲー１− （１２）の出力１０４は常に
０″となり、選択アドレス信号ＡＤのランチ出力１０３
がどのように変化してもエラー信号Ｃｅを発することは
ない。
に“１″となりゲー１− （１２）の出力１０４は常に
０″となり、選択アドレス信号ＡＤのランチ出力１０３
がどのように変化してもエラー信号Ｃｅを発することは
ない。
基本側のみ実装されている場合、Ｌａば“０゛。
Ｌｂは′１”であり、ゲート（１２）の出力は當に“１
”となり、若し信号ＡＤに増設側を選択する不当なアド
レスが入力されると、ランチ出力１０３が” １”とな
り、ゲート（１３） （７）出力１０５はｕ１″がラッ
チ（１５）に七ノドされ、ランチ（１７）を介してエラ
ー信号Ｃｅか中央処理装置に報告される。
”となり、若し信号ＡＤに増設側を選択する不当なアド
レスが入力されると、ランチ出力１０３が” １”とな
り、ゲート（１３） （７）出力１０５はｕ１″がラッ
チ（１５）に七ノドされ、ランチ（１７）を介してエラ
ー信号Ｃｅか中央処理装置に報告される。
（６）発明の効果
このようにして本発明によると中央処理装置からのアド
レスが未実装側のメモリに対するものであったとき、メ
モリアクセス制御部の比較回路が動作して、エラー信号
を直く発する。若しメモリカードが途中で離脱したとき
も同様である。したがって記憶装置アクセスの信頼性が
向上する。
レスが未実装側のメモリに対するものであったとき、メ
モリアクセス制御部の比較回路が動作して、エラー信号
を直く発する。若しメモリカードが途中で離脱したとき
も同様である。したがって記憶装置アクセスの信頼性が
向上する。
【図面の簡単な説明】
第１図は本発明の一実施例としてメモリアレ一部の構成
を示す図、 第２図は本発明の−・実施例としてメモリアクセス制御
部の構成を示す図である。 （Ｊ）−基本側メモリ部 （２）−増設側メモリ部 （３−１１） （３−１２Ｌ−−−−−−−メモリカ
ード（４１（５１（１０） （１１） −ゲート（１
２） （１３Ｌ−一一アンド＠路（１４） （１５
） （１６Ｌ−一ランチ回路（１７）・−オア回路 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐
を示す図、 第２図は本発明の−・実施例としてメモリアクセス制御
部の構成を示す図である。 （Ｊ）−基本側メモリ部 （２）−増設側メモリ部 （３−１１） （３−１２Ｌ−−−−−−−メモリカ
ード（４１（５１（１０） （１１） −ゲート（１
２） （１３Ｌ−一一アンド＠路（１４） （１５
） （１６Ｌ−一ランチ回路（１７）・−オア回路 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐
Claims (1)
- 基本側と増設側とを含むメモリ部と、該メモリ部へのア
クセスを制御する装置とより成る記憶装置において、メ
モリ部にはメモリカードを実装したとき容量認識信号を
発生する装置を具備し、メモリアクセス制御部には中央
処理装置からの基本側・増設側選択アドレス信号と前記
容量認識信号装置からの信号とを比較する比較回路を具
備することを特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051929A JPS59177780A (ja) | 1983-03-28 | 1983-03-28 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051929A JPS59177780A (ja) | 1983-03-28 | 1983-03-28 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59177780A true JPS59177780A (ja) | 1984-10-08 |
Family
ID=12900560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051929A Pending JPS59177780A (ja) | 1983-03-28 | 1983-03-28 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177780A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547546A (en) * | 1978-09-29 | 1980-04-04 | Oki Electric Ind Co Ltd | Microcomputer circuit |
-
1983
- 1983-03-28 JP JP58051929A patent/JPS59177780A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547546A (en) * | 1978-09-29 | 1980-04-04 | Oki Electric Ind Co Ltd | Microcomputer circuit |
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