JPS59175238A - 送信禁止回路 - Google Patents
送信禁止回路Info
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- JPS59175238A JPS59175238A JP58049881A JP4988183A JPS59175238A JP S59175238 A JPS59175238 A JP S59175238A JP 58049881 A JP58049881 A JP 58049881A JP 4988183 A JP4988183 A JP 4988183A JP S59175238 A JPS59175238 A JP S59175238A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- signal
- time
- circuit
- gate pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/02—Details
- H04L12/12—Arrangements for remote connection or disconnection of substations or of equipment thereof
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は送信禁止回路、特ＶＣ論理ゲートが電源に接続
されて動作状態にあるときＶＣゲートパルス供給源に接
続していなければ信号送出全禁止する送信禁止回路ｒｃ
関する。
されて動作状態にあるときＶＣゲートパルス供給源に接
続していなければ信号送出全禁止する送信禁止回路ｒｃ
関する。
通信用装甑やコンピュータなどの電子機器は、通常プラ
グイン式のユニットヲ架内に夾装して構成される。各ユ
ニット間の相互接続は、各ユニ。
グイン式のユニットヲ架内に夾装して構成される。各ユ
ニット間の相互接続は、各ユニ。
トに設けたコネクタ含分し、架内の布線全通して行われ
る。このような電子機器が電源投入され動作状態ＶＣあ
るときに、新たにユニット會装着させることが多く、且
つ新たな一二、トの装着時ＶＣＨ器の動作ＶＣＣ形影１
＃會与ないような保護手段を必要とする場合が多い。
る。このような電子機器が電源投入され動作状態ＶＣあ
るときに、新たにユニット會装着させることが多く、且
つ新たな一二、トの装着時ＶＣＨ器の動作ＶＣＣ形影１
＃會与ないような保護手段を必要とする場合が多い。
第１図および第２図は本発明の適用対象の一例な示すブ
ロック図およびタイムチャートである。
ロック図およびタイムチャートである。
第１図はパルス符号／変＠（ＰＣＭ）端局装置の主要部
全示す、この装置は、ｍ不（ｍは予め定めた正の整数）
の通話路の入力毎号（１）ないしくホ）をそれぞれパル
ス符号変調したあと１時分側条重化して送出する。変換
ユニット１−１は、入力信号（１）ｋパルス符号変調す
る変換回路１３−１と、ゲートパルス（１）に応じてパ
ルス符号変調信号（ＰＣＭ信号）をバス線に送るナンド
（ＮＡＮＩ））グー）１４とヲ備えている。変換ユニッ
）１−２ないし１−ｍも上記の変換ユニット１−１と同
じＳ成である。各変換ユニッ）１−１ないし１−ｍはプ
ラグイン式で架に着脱でき、変侠ユニッ）１−１と外部
との相互接続用のコネクタは、入力信号（１） ｖｅ−
受信し接続する端子１０−１．ゲートパルス（１）’ｅ
受信し接続する端子１１−１およびＰＣＭ信号全バス線
へ送るための端子１２−１ｔ−含む（変換ユニ、）１−
１以外では図示省略）０例えば、変換ユニット１−１が
架内に実装され動作状態ＶＣあるときｔｔＣは。
全示す、この装置は、ｍ不（ｍは予め定めた正の整数）
の通話路の入力毎号（１）ないしくホ）をそれぞれパル
ス符号変調したあと１時分側条重化して送出する。変換
ユニット１−１は、入力信号（１）ｋパルス符号変調す
る変換回路１３−１と、ゲートパルス（１）に応じてパ
ルス符号変調信号（ＰＣＭ信号）をバス線に送るナンド
（ＮＡＮＩ））グー）１４とヲ備えている。変換ユニッ
）１−２ないし１−ｍも上記の変換ユニット１−１と同
じＳ成である。各変換ユニッ）１−１ないし１−ｍはプ
ラグイン式で架に着脱でき、変侠ユニッ）１−１と外部
との相互接続用のコネクタは、入力信号（１） ｖｅ−
受信し接続する端子１０−１．ゲートパルス（１）’ｅ
受信し接続する端子１１−１およびＰＣＭ信号全バス線
へ送るための端子１２−１ｔ−含む（変換ユニ、）１−
１以外では図示省略）０例えば、変換ユニット１−１が
架内に実装され動作状態ＶＣあるときｔｔＣは。
変換回路１３−１は、端子１０−１を介して送られてく
る入力信号（１）全受信し、入力信号（１）を変調した
ユニポーラのＰＣＭ信号をＮ ＡＮＬ）グー）１４−１
へ送る。ＮＡＮＤゲート１４−１はバイポーラ素子で構
成したトランジスタ・トランジスタ論理（ＴＴＬ）回路
で且つ出力回路が開放コレクタ（オープンコレクタ）形
であり、出力端は端子１２−１を介してバス線ｒＣ接続
しており、更にプルアップ用の抵抗Ｒｉ ｋ通して直薦
電圧ＶＤｔ印加され。
る入力信号（１）全受信し、入力信号（１）を変調した
ユニポーラのＰＣＭ信号をＮ ＡＮＬ）グー）１４−１
へ送る。ＮＡＮＤゲート１４−１はバイポーラ素子で構
成したトランジスタ・トランジスタ論理（ＴＴＬ）回路
で且つ出力回路が開放コレクタ（オープンコレクタ）形
であり、出力端は端子１２−１を介してバス線ｒＣ接続
しており、更にプルアップ用の抵抗Ｒｉ ｋ通して直薦
電圧ＶＤｔ印加され。
ｂわゆるワイヤド論理接続が施されている。変換ユニッ
ト１−１が送出するイコ号＃：ｔ％ゲートパルスｆｌ）
が高レベル日電圧で且っＰＣＭ信号がＨ電圧の組合せの
ときだけ低レベル（勾電圧となり、その他の組合せのと
きにはＨ電圧となる。ゲートパルスｆ１）なりしくホ）
はそれぞれ変換ユニット１−１ないし１−ｍの順次送信
のタイミング（タイムスロット）を示すパルスであるか
ら、バス線では、送信タイミング全指示された変換ユニ
ットのＰＣＭ信号がＨ電圧となったときだけＬ電圧とな
って、各変換ユニッ）１−１ないしｌ−ｍのＰＣＭ信号
を時分割多室した多重化信号ｔ）得られる。この多重化
信号は多重化回路２へ送られて、ユニポーラ・バイポー
ラ変換をはじめ所定のイぎ号処理を受けたのちに送出さ
れる。
ト１−１が送出するイコ号＃：ｔ％ゲートパルスｆｌ）
が高レベル日電圧で且っＰＣＭ信号がＨ電圧の組合せの
ときだけ低レベル（勾電圧となり、その他の組合せのと
きにはＨ電圧となる。ゲートパルスｆ１）なりしくホ）
はそれぞれ変換ユニット１−１ないし１−ｍの順次送信
のタイミング（タイムスロット）を示すパルスであるか
ら、バス線では、送信タイミング全指示された変換ユニ
ットのＰＣＭ信号がＨ電圧となったときだけＬ電圧とな
って、各変換ユニッ）１−１ないしｌ−ｍのＰＣＭ信号
を時分割多室した多重化信号ｔ）得られる。この多重化
信号は多重化回路２へ送られて、ユニポーラ・バイポー
ラ変換をはじめ所定のイぎ号処理を受けたのちに送出さ
れる。
このようにバス畔で一本化した多重化信号を多重化回路
２へ送ることにより、各変換ユニット１−１ないし１−
ｍが送出する信号を一本化せず個別に多重化回路２へ送
る場合と比べて、多重化回路２０入線数を減ら丁ことが
でき、従って多重化回路２の入線接続手段のための余分
なスペースを賛せず装置の小形化が達成できる。しかし
、このような装置において、動作状態を中断せずに新た
な変換ユニッｂ２装着して通話路の増設を行う場合が多
く、変換ユニットの装着時ＶＣ既設の通話路に対し悪影
響を与えぬようするには、保護゛手段を付加する必要が
ある。第２図は、第１図の装置が変換ユニッ）ｌ−ｍを
装着せず動作しているときＶＣ％通話路増設のため変換
ユニッ）１−ｍ會新たに装着した場合を例示する。変換
ユニットｌ−ｍ′ｆｔ装着すると、コネクタの各端子全
弁して入力信号、ゲートパルス、バス線とともＶＣ電源
および接地がユニット内の回路に接続されるが、ユニッ
ト装着時の挿入角度やコネクタの各端子の寸法などＶ（
若干のはらつきがあるため、全ての接続が同一時刻に完
了する確率は極めて低い、既設の通話路に対する影響の
面で特に問題視せねばならないのは、電源および接地の
接続がゲートパルスの接続よりも先行した場合である。
２へ送ることにより、各変換ユニット１−１ないし１−
ｍが送出する信号を一本化せず個別に多重化回路２へ送
る場合と比べて、多重化回路２０入線数を減ら丁ことが
でき、従って多重化回路２の入線接続手段のための余分
なスペースを賛せず装置の小形化が達成できる。しかし
、このような装置において、動作状態を中断せずに新た
な変換ユニッｂ２装着して通話路の増設を行う場合が多
く、変換ユニットの装着時ＶＣ既設の通話路に対し悪影
響を与えぬようするには、保護゛手段を付加する必要が
ある。第２図は、第１図の装置が変換ユニッ）ｌ−ｍを
装着せず動作しているときＶＣ％通話路増設のため変換
ユニッ）１−ｍ會新たに装着した場合を例示する。変換
ユニットｌ−ｍ′ｆｔ装着すると、コネクタの各端子全
弁して入力信号、ゲートパルス、バス線とともＶＣ電源
および接地がユニット内の回路に接続されるが、ユニッ
ト装着時の挿入角度やコネクタの各端子の寸法などＶ（
若干のはらつきがあるため、全ての接続が同一時刻に完
了する確率は極めて低い、既設の通話路に対する影響の
面で特に問題視せねばならないのは、電源および接地の
接続がゲートパルスの接続よりも先行した場合である。
第２図において、：Ｌ二、ト装着時ＶＣまず時刻１．で
電源および接地の接続が児了し、これよジあとの時刻１
．でケートパルス（ホ）の接続が完了すると１時刻ｔ１
から時刻ｔ、までの間の多重化信号の既設通話路のタイ
ムスロットに、新たｒζ、新たＶＣ装着した変換ユニツ
）１−ｍが送出する信号が重畳する。すなわち、変換ユ
ニツ）１−ｍの変換回路およびＮＡＮＤゲートは１時刻
ｔ１から時刻ｔ２までの間、ゲートパルスに）が接続さ
れぬまま動作する。この間、変換回路はＰＣＭ信号全発
生してＮＡＮＤゲートの一方の入力端へ送る。このとき
、ＮＡＮＤゲートの他方の入力端は開放状態で電流ゼロ
の状態にあるため、第２図匹点線で示すごと、り、その
入力端のゲート入力（ホ）がＨ電圧ＶＣなっ＊＊態と等
価になる。従って、変換ユニッ）１−ｍは、時刻ｔ１か
ら時刻ｔ２までの間、変換回路が発生するＰＣＭ信号を
バス線に送り続ける。この間における多重化信号の既設
通話路のタイムスロットでは、これに正しく対応しｆｃ
ＰｃＭ信号（Ｓｔ あるいはＳｓ ）と変換ユニット１
−ｍから送られるＰＣＭ信号（Ｎ ）とが重畳したイぎ
号（Ｓｌ”ＮｍあるいはＳ雪中Ｎｍ ）が多重化装置２
へ送られる。このような信号重畳は、既設通話路の入力
信号が音声信号の場合ＶＣは受信音中に雑音を生じ、監
視信号の場合には交換系の誤動作を生じ、あるいはデー
タ信号の場合には符号誤りを生じさせ、既設通話路に悪
影響を与える。
電源および接地の接続が児了し、これよジあとの時刻１
．でケートパルス（ホ）の接続が完了すると１時刻ｔ１
から時刻ｔ、までの間の多重化信号の既設通話路のタイ
ムスロットに、新たｒζ、新たＶＣ装着した変換ユニツ
）１−ｍが送出する信号が重畳する。すなわち、変換ユ
ニツ）１−ｍの変換回路およびＮＡＮＤゲートは１時刻
ｔ１から時刻ｔ２までの間、ゲートパルスに）が接続さ
れぬまま動作する。この間、変換回路はＰＣＭ信号全発
生してＮＡＮＤゲートの一方の入力端へ送る。このとき
、ＮＡＮＤゲートの他方の入力端は開放状態で電流ゼロ
の状態にあるため、第２図匹点線で示すごと、り、その
入力端のゲート入力（ホ）がＨ電圧ＶＣなっ＊＊態と等
価になる。従って、変換ユニッ）１−ｍは、時刻ｔ１か
ら時刻ｔ２までの間、変換回路が発生するＰＣＭ信号を
バス線に送り続ける。この間における多重化信号の既設
通話路のタイムスロットでは、これに正しく対応しｆｃ
ＰｃＭ信号（Ｓｔ あるいはＳｓ ）と変換ユニット１
−ｍから送られるＰＣＭ信号（Ｎ ）とが重畳したイぎ
号（Ｓｌ”ＮｍあるいはＳ雪中Ｎｍ ）が多重化装置２
へ送られる。このような信号重畳は、既設通話路の入力
信号が音声信号の場合ＶＣは受信音中に雑音を生じ、監
視信号の場合には交換系の誤動作を生じ、あるいはデー
タ信号の場合には符号誤りを生じさせ、既設通話路に悪
影響を与える。
このように、ゲートパルスが示すタイムスロットで信号
を送出する鋼埋ゲート金備えたグラゲイン式のユニット
で且つこのユニ、）外部からゲートパルスの供給を受け
る場合ＶＣＩｄ 、動作中の装置へのユニット装着時Ｖ
Ｃ％論理ゲートを含む回路への電源および接地の接続時
から論理ゲートへのゲートパルスの接続時までの間にお
いて論理ゲートが信号を送出せぬようＶＣするための送
信禁止手段を必要とする・ 不発明の目的は、上述の必要性を満た丁子段すなわち論
理ゲートが電源接続され動作状急にあるときＶＣゲート
パルス供給源と接続されていなければ信号送出を禁止す
る送信禁止回路全提供することにある。
を送出する鋼埋ゲート金備えたグラゲイン式のユニット
で且つこのユニ、）外部からゲートパルスの供給を受け
る場合ＶＣＩｄ 、動作中の装置へのユニット装着時Ｖ
Ｃ％論理ゲートを含む回路への電源および接地の接続時
から論理ゲートへのゲートパルスの接続時までの間にお
いて論理ゲートが信号を送出せぬようＶＣするための送
信禁止手段を必要とする・ 不発明の目的は、上述の必要性を満た丁子段すなわち論
理ゲートが電源接続され動作状急にあるときＶＣゲート
パルス供給源と接続されていなければ信号送出を禁止す
る送信禁止回路全提供することにある。
本発明の回路は、それぞれ第１の入力端ＶＣ印加される
受信信号および第２の入力端ｉｚｃ印加され送信タイミ
ングを示すゲートパルスに応答して被多重化信号を送出
する複数のナントゲートと、該ナントゲートが電源供給
を受は且つ前記ゲートパルスの供給源に接続されていな
いときに前記第２の入力端の電圧が該ナントゲートの前
記被多重化信号送出會禁止する値に保持されるよう予め
定めた抵抗値全もち前記第２の入力端にそれぞれ接続し
ｆｃ複数の抵抗と、前記被多重化信号を多重化して一本
のバス線に送出する送信手段と全備えている。
受信信号および第２の入力端ｉｚｃ印加され送信タイミ
ングを示すゲートパルスに応答して被多重化信号を送出
する複数のナントゲートと、該ナントゲートが電源供給
を受は且つ前記ゲートパルスの供給源に接続されていな
いときに前記第２の入力端の電圧が該ナントゲートの前
記被多重化信号送出會禁止する値に保持されるよう予め
定めた抵抗値全もち前記第２の入力端にそれぞれ接続し
ｆｃ複数の抵抗と、前記被多重化信号を多重化して一本
のバス線に送出する送信手段と全備えている。
次ＶＣ図面を参照して不発明の詳細な説明する。
第３図および第４図は、それぞれ本発明の一実施例全示
すプロ、り図およびタイムチャートである。第３図の回
路は、第１図の回路のＮＡＮＤゲー）１４−１ないし１
４．−ｍ（第１図ではＮＡＮＤゲ−）１４−１以外の図
示は省略した）の各入力端子対のうち、ゲートパルスを
印加するための端子に抵抗九の一端？それぞれ接続し、
各抵抗ＲＬの他端全接地したものである。ＮＡＮＤゲー
ト１４−１ないし１４−ｍは、それぞれ第１図における
変換ユニット１−１ないし１−ｍの信号送出上行う１１
ｉｉｉｌ理ゲートであり、おのおの変換回路１３−１な
いし１３−ｍｚ＞ら送られてくるＰＣＭ信号を、ケート
入力（１）ないしくホ）が示すタイムスロットにおいて
、それぞれ端子１２−１ないし１２−ｍｆ介してバス線
に送出する。各ケート入力（１）ないしくホ）は、外部
のゲートパルス供給源から端子１１−１ないし１１−ｍ
ｋ介してそれぞれ抵抗ＲＪＬの両端ＶＣ印加される。抵
抗ＲＬは、８作中の装置へのユニットの装着時ＶＣ１ユ
ニット内の回路とユニット外部の回路とを接続するコネ
クタの各端子が全て同一時刻ＶＣは接続されず、電源お
よび接地の接続カケートパルスの接続より先行した場合
に、ゲート入力ｉＬ電圧に保持するために設けである０
例えば、第１図の変換ユニッ）１−ｍを動作中の装置に
装着する場合、第４図に示すごとく時刻ｔ□に電源およ
び接地の接続が児了し、次いで時刻ｔ。
すプロ、り図およびタイムチャートである。第３図の回
路は、第１図の回路のＮＡＮＤゲー）１４−１ないし１
４．−ｍ（第１図ではＮＡＮＤゲ−）１４−１以外の図
示は省略した）の各入力端子対のうち、ゲートパルスを
印加するための端子に抵抗九の一端？それぞれ接続し、
各抵抗ＲＬの他端全接地したものである。ＮＡＮＤゲー
ト１４−１ないし１４−ｍは、それぞれ第１図における
変換ユニット１−１ないし１−ｍの信号送出上行う１１
ｉｉｉｌ理ゲートであり、おのおの変換回路１３−１な
いし１３−ｍｚ＞ら送られてくるＰＣＭ信号を、ケート
入力（１）ないしくホ）が示すタイムスロットにおいて
、それぞれ端子１２−１ないし１２−ｍｆ介してバス線
に送出する。各ケート入力（１）ないしくホ）は、外部
のゲートパルス供給源から端子１１−１ないし１１−ｍ
ｋ介してそれぞれ抵抗ＲＪＬの両端ＶＣ印加される。抵
抗ＲＬは、８作中の装置へのユニットの装着時ＶＣ１ユ
ニット内の回路とユニット外部の回路とを接続するコネ
クタの各端子が全て同一時刻ＶＣは接続されず、電源お
よび接地の接続カケートパルスの接続より先行した場合
に、ゲート入力ｉＬ電圧に保持するために設けである０
例えば、第１図の変換ユニッ）１−ｍを動作中の装置に
装着する場合、第４図に示すごとく時刻ｔ□に電源およ
び接地の接続が児了し、次いで時刻ｔ。
ＶＣケ−）／＜ルス（ホ）の接続が完了したとする・時
刻１１から時刻ｔ２までの間、端子１１−ｍはゲートパ
ルス−の接続なしの開放状態であり、端子１１−ｍには
電流が流れないが、ＮＡＮＤゲート１４−ｍ同のゲート
・トランジスタから抵抗ＲＬを通して電流が流れる。こ
のときの抵抗ｌＬＬの両端間の電圧がゲート人力−の電
圧レベルの高低を識別するための閾値電圧よりも低くな
るようｒＣ１抵抗値■（ｌＬの値を予め選定しておくこ
とにより、第４図圧になった状態と等価ＶＣなる。従っ
てＮＡＮＤゲー）１４−ｍは、時刻ｔ１から時刻ｔ！ま
での間、変換回路１３−ｍから送られてくる１−’ＣＭ
信号の有無に拘らず、信号送出全禁止する。
刻１１から時刻ｔ２までの間、端子１１−ｍはゲートパ
ルス−の接続なしの開放状態であり、端子１１−ｍには
電流が流れないが、ＮＡＮＤゲート１４−ｍ同のゲート
・トランジスタから抵抗ＲＬを通して電流が流れる。こ
のときの抵抗ｌＬＬの両端間の電圧がゲート人力−の電
圧レベルの高低を識別するための閾値電圧よりも低くな
るようｒＣ１抵抗値■（ｌＬの値を予め選定しておくこ
とにより、第４図圧になった状態と等価ＶＣなる。従っ
てＮＡＮＤゲー）１４−ｍは、時刻ｔ１から時刻ｔ！ま
での間、変換回路１３−ｍから送られてくる１−’ＣＭ
信号の有無に拘らず、信号送出全禁止する。
このようＶＣ４！ｒＮＡＮＩＪゲート１４−１ないし１
４−ｍのゲートパルス入力端に抵抗几りをそれぞれ接続
しておくことにより％電源および接地の接続からゲート
パルスの接続までの間のゲートパルス入力端’ｋＬｔ圧
印加時と等価な状態ｒｃ保持して、その間の信号送出を
禁止できる。従って、バス線の多重化信号は、ゲートパ
ルス（１）ないしくホ）が示すタイムスロットに正しく
対応してＰＣＭ信号を時分割多重化しｆｃ１Ｍ号Ｓ１な
いしＳｍとなり、従来のようなユニット装着時の信号重
畳は生じない。
４−ｍのゲートパルス入力端に抵抗几りをそれぞれ接続
しておくことにより％電源および接地の接続からゲート
パルスの接続までの間のゲートパルス入力端’ｋＬｔ圧
印加時と等価な状態ｒｃ保持して、その間の信号送出を
禁止できる。従って、バス線の多重化信号は、ゲートパ
ルス（１）ないしくホ）が示すタイムスロットに正しく
対応してＰＣＭ信号を時分割多重化しｆｃ１Ｍ号Ｓ１な
いしＳｍとなり、従来のようなユニット装着時の信号重
畳は生じない。
丁なわち、不実施例では、各論理ゲートに抵抗を１個ず
つ接続するだけで送信禁止回路を実現しており、回路を
小形に且つ経済的ＶＣ製作することができる。
つ接続するだけで送信禁止回路を実現しており、回路を
小形に且つ経済的ＶＣ製作することができる。
なお本実施例ではＮＡＮＤゲー）１４−１ないし１４−
ｍがＴＴＬ回路である場合を示したが、ＭＯ８形論理回
路の場合でも同一接続により同じ効果が得られることは
明らかである。
ｍがＴＴＬ回路である場合を示したが、ＭＯ８形論理回
路の場合でも同一接続により同じ効果が得られることは
明らかである。
ゲートパルス供給源と接続されていないときには該論理
ゲートの信号送出全禁止する送信禁止回路を実現できる
という効果があり、特に複数チャンネルの各信号を時分
割多重化するｖ７ｃ置に適用して多重化信号の処理部の
入線数を減らし装置の小形化を達成することができ効果
が著しい。
ゲートの信号送出全禁止する送信禁止回路を実現できる
という効果があり、特に複数チャンネルの各信号を時分
割多重化するｖ７ｃ置に適用して多重化信号の処理部の
入線数を減らし装置の小形化を達成することができ効果
が著しい。
第１−および第２図はそれぞれ木発眠の適用対象を例示
するためのブロック図およびタイムチャート、第３図お
よび第４図はそれぞれ不発明の一実施例を示すプｐ、り
図およびタイムチャートである。 １−１〜１−ｍ・・・・・・変換ユニット、１３−１・
・・・・・変換回路、１４−１〜１４−ｍ・・・・・・
ＮＡＮＤゲート、 １１−１〜１１−ｍ、１２−１〜１
２−ｍ・・・・・・端子、２・・・・・・多重化回路ｓ
Ｒ１＊ ＲＬ・川・・抵抗。 ｈ ４ 図 〆Ｚ
するためのブロック図およびタイムチャート、第３図お
よび第４図はそれぞれ不発明の一実施例を示すプｐ、り
図およびタイムチャートである。 １−１〜１−ｍ・・・・・・変換ユニット、１３−１・
・・・・・変換回路、１４−１〜１４−ｍ・・・・・・
ＮＡＮＤゲート、 １１−１〜１１−ｍ、１２−１〜１
２−ｍ・・・・・・端子、２・・・・・・多重化回路ｓ
Ｒ１＊ ＲＬ・川・・抵抗。 ｈ ４ 図 〆Ｚ
Claims (1)
- 【特許請求の範囲】 それぞれ第１の入力端ＶＣ印加される受領信号および第
２の入力端ＶＣ印加され送信タイミングを示すゲートパ
ルスに応答して被多重化信号全送出する複数のナントゲ
ートと、該ナントゲートが電源供給管受は且つ前記ゲー
トパルスの供給源ＶＣ接続されていないときＶＣ前記５
ｇ２の入力端の電圧が該ナントゲートの前記被多重化信
号送出を禁止する値に保持されるよう予め足めた抵抗値
をもち前記第２の入力端にそれぞれ接続し７’Ｃ複数の
抵抗と。 前記被多頁化信号を多重化して一本のバス線に送出する
送信手段とを備えたこと全特徴とする送信禁止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049881A JPS59175238A (ja) | 1983-03-25 | 1983-03-25 | 送信禁止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049881A JPS59175238A (ja) | 1983-03-25 | 1983-03-25 | 送信禁止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59175238A true JPS59175238A (ja) | 1984-10-04 |
| JPS6360578B2 JPS6360578B2 (ja) | 1988-11-24 |
Family
ID=12843379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049881A Granted JPS59175238A (ja) | 1983-03-25 | 1983-03-25 | 送信禁止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151233A (ja) * | 1986-12-16 | 1988-06-23 | Nec Corp | 時分割多重装置 |
-
1983
- 1983-03-25 JP JP58049881A patent/JPS59175238A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151233A (ja) * | 1986-12-16 | 1988-06-23 | Nec Corp | 時分割多重装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6360578B2 (ja) | 1988-11-24 |
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