JPS59172234A - ガスプラズマによるテ−パ角制御方法 - Google Patents

ガスプラズマによるテ−パ角制御方法

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JPS59172234A
JPS59172234A JP4544883A JP4544883A JPS59172234A JP S59172234 A JPS59172234 A JP S59172234A JP 4544883 A JP4544883 A JP 4544883A JP 4544883 A JP4544883 A JP 4544883A JP S59172234 A JPS59172234 A JP S59172234A
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JP
Japan
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film
resist
oxide film
plasma
taper angle
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Pending
Application number
JP4544883A
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English (en)
Inventor
Kinnosuke Okutsu
奥津 金之介
Hidekazu Takahashi
英一 高橋
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体基板上に形成される酸化膜に予めCF
4.0. 、 N4の3種類のガスプラズマを照射して
酸化膜の表面処理をして、酸化膜がエツチングされた場
合の酸化膜のテーノ悸順を制御するようにしたガスプラ
ズマによるテーパ角制御方法に関する。
〔発明の技術的背景〕
従来の半導体装置の製造工程におけるA!配線を半導体
基板上に形成される酸化膜をエツチングして形成する場
合について第1図を用いて説明する。第1図囚において
−11はシリコン半導体基板で、このシリコン半導体基
板11には例えばエミッタ領域となる拡散層12が形成
されている。さらに、上記半導林泉板11C:810、
  膜13を形成する。次に、第1図(B)に示すよう
に上記5iOz  膜13上にP8GJ4を付着させる
。その後、熱処理を行なった後に、第1図(0に示すよ
うにレジスト15を塗布し、写真蝕刻工程(pH3F 
)によりノやターニングする。次に、第1図の)に示す
ように、 NH4F 溶液により上記810. 膜13
及びPSG Z 4をエツチングする。次に、第1図(
E)に示すように、レジスト15及びPSG 14を除
去する。さらに、第1図(F’)に示スように人!16
を蒸着させて、/クターニングする。上記した工程にお
いてPSG 14中のりン濃度により8i0.  層1
3のチーツク角度が決定される。このS io、  層
13のチーツク角度は大きすぎるとkZ16の段切れを
生じさせてしまう欠点があるため、 PS() J 4
中のリン濃度を制御して。
適当な角度にテーパ角度を設定している。
〔背景技術の問題点〕
しかし、従来のへ!配線層を形成する場合において、 
StO,膜13のテーパ角度を制御するためにPSG 
14を付着させて熱処理をし、その後除去する工程が必
要であるため、工程が長いという欠点があった。一方、
 PSG 14を除去しないでおくことも考えられるが
、第2図に示すように、矢印Aで示した領域のテーパ角
度が90°に近いためこの部分でAA配線が断線すると
いう欠点があった。さらに、上記S io、  膜13
上に形成されるPSG J 4を除去する場合に下地の
StO,膜13がエツチングされてしまい8tO。
膜13の厚さが減少すると共に、第1図(Elに示すよ
うにPSG 14除去後のSin、  膜13のコンタ
クトホールの大きさは、第1図(DJに示したようにP
SG Z 4除去前の大きさよりも大きくなってしまう
という欠点があった。さらに、PS014を付着させた
後、熱処理をするため、拡散層の非常に浅い1例えば1
μ以下のIC,LSIでは不合理になるという欠点があ
った。
〔発明の目的〕
この発明は上記の点に鑑みてなされたもので。
その目的は、コンタクトホールが形成される酸化膜のチ
ー/4’角度の制御を簡単に行なうことができるガスプ
ラズマによるテーノや角制御方法を提供することにある
〔発明の概要〕
マイクロ波励起によるプラズマ発住室とエツチング室が
分離されたプラズマ装置を用いて。
CF4 e 02# N2のうちCF、を含む2ないし
3種ガスのプラズマを発生させて、半導体基板上に形成
される酸化膜をプラズマにさらす。次に、この酸化膜を
表面改質剤で表面処理し、レジストでパターニングした
後に酸化膜をNH4F溶液でエツチングすることにより
、酸化膜は所定のテ3− 一パ角をもった断面形状となる。ここで、酸化膜のチー
・臂角はCF4の02(N、)C二対する割合、プラズ
マにさらす時間で制御される。
〔発明の実施例〕
以下1図面を参照してこの発明の一実施例について説明
する。まず、第3図を用いてこの発明に用いられるプラ
ズマ装置について説明する。
第3図において、2ノは石英管で、ガス人口22から吸
入されるガスはCF4. O,、N、の混合ガスである
。そして、上記ガス人口22が入れられたC1l’、 
、 0. 、 N、のガスはマイクロ波導波管23より
入力されるマイクロ波により振動し。
電離されてプラズマ化する。そして、上記ガスの一部I
:はプラズマ化されずに活性状態に励起されたガスも多
く発生する。この活性ガスは中性であるためプラズマと
は容易に分離され、輸送管24を通ってエツチング室2
5に導かれる。
エツチング室に入ったガスはノズル26からウニ八27
の表面に照射される。
以下、第4図を参照してこの発明に係るガス4− プラズマによるテーノ臂角制御方法について説明する。
第4図(4)において、21はシリコン半導体基板で、
このシリコン半導体基板21には例えばエミッタ領域と
なる拡散層22が形成されている。さらに、上記半導体
基板21に8 io、膜23を形成する。次に、第4図
(Blのように第3図に示したプラズマ装置を用いて上
記半導体基板21上に形成されたS io、  膜23
0表面をプラズマにさらす。このように、 S iO2
膜23をプラズマにさらすことにより、第5回置に示す
ような構造をもつS10.膜23け第5図(B)に示す
ように改質される。つまり、第5図(B)に示すように
、 5t02  膜23の中の酸累原子がフッ素プラズ
マによりフッ素原子に置きかわるためである。次に、第
4図(C)に示すようにレジスト24を塗布し、 PP
Pによりノやターニングする。このレジスト24を塗布
する前に一レジスト24と810、  膜23の密着を
良くする例えば、東京応化に、に、のOAP (商品名
)などの表面改質剤等の蒸気で表面を改質後、レジスト
24を塗布する。
これは1表面改質剤によりレジスト24とSin。
膜23の密着が良くなり、エツチングによりS iO,
膜23につけられるテーパ角のばらつきがなくなるため
である。次に、第4図(Dlに示すようにNH,F溶液
により上記5int  膜23をエツチングする。次に
、第4図(E)に示すようにレジスト24を除去する。
次に、第4図(Flに示すように八!25を蒸着して)
母ターニングする。
ここで、第4図(DJに示したSin、  膜23のエ
ツチング工程において、 8i0. 膜23にテーパが
形成されるのは、第5回国に示したS + 02  よ
り第5図(B)に示した別・0・F の方がエツチング
速度が大きいためである。つまり、置きかわるF原子が
多くなるとSi0.がS iP4  に近くなる。
そして、このS iF4  は蒸気圧が非常に高いので
ガスになってしまう。このため、Si・0・F が形成
される厚さは非常にうずくなる。このため。
S io、  膜23のチーA?角は別・0・F の量
で決定される。つまり、Fの量が多い程チーツヤ角は小
さくなる。例えば、 810.  膜23を一定量、一
定時間だけプラズマにさらしたときのエツチング速度を
第6図及び第7図に示しておく。第6図は02ガス流世
に対するSin、膜23表面のエツチング率、第7図は
O,ガス流量に対するSin、  膜23につけられる
チーツヤ角の関係を示す図である。第6図及び第7図に
示したようにCF4の割合が多くなると、テーパ角は小
さくなり、プラズマにさらす時間を長くするとエツチン
グ率は大きくなり、テーノ臂は小さくなる。
次に、第8図を用いてこの発明の応用例について説明す
る。第8図において第4図と同一名称には同一番号を付
する。この発明の応用例においてはS 10.  膜2
3に形成するテーパを2段としている。つまり、第4図
(E)に示すように。
一度5102  膜23を形成した後、コンタクトホー
ル部に薄い酸化膜を形成し、再度この薄い酸化膜をプラ
ズマにさらして、2段目のテーパをつけている。これに
より、A1.25の段切れをさらに確実に防止すること
ができる。
〔発明の効果〕
7− 以上詳述したようにこの発明によれば、 AA配線層の
下層に形成するS IOt  膜にテーパfを形成する
場合に、 PEGの付着及び熱処理工程を不要とするこ
とができるので、工程の短縮を計ることができる。さら
に、 PSGの熱処理工程が不要であるため拡散層の非
常に浅い(1μ以下)IC,LSIにおいて効果が発輝
される。さらに。
PEGをエツチングする工程がないため、従来生じてい
た。 PSGのエツチング時における8 io。
膜(フィールド酸化膜)のエツチングを防止することが
できる。このため、従来、 PSGのエツチング時にS
in、  膜(フィールド酸化膜)がエツチングされる
のを見込んでSin、  膜(フィールド酸化膜)を厚
く形成していたのを不要とすることができる。
【図面の簡単な説明】
第1図は従来の酸化膜にテーノ臂をつける工程を示す図
、第2図は従来のPSGと酸化膜との界面の状態を示す
図、第3図はプラズマ装置を示す図、第4図はこの発明
の一実施例に係るチー−8= パ角制御方法を示す図、第5図(4)はS + 02 
 膜の分子構造を示す図、第5図(B)はプラズマによ
り改質されたS io、  膜の分子構造を示す図、第
6図はO,ガス流量に対するS to、  膜表面のエ
ツチング速度との関係を示す図、第7図は0.ガス流量
に対するSin、  膜につけられるテーパ(角の関係
を示す図、第8図はこの発明の応用例を示す図である。 21・・・半導体基板、22・・・拡散層、23・・・
S to、  膜、24・・・レジスト、25・・・A
!出願人代理人 弁理士 鈴 江 武 彦第1図 第1図 5 第2図 第3図 第4図 第4図 第5図 第6図 o2.1−゛ス流量(c5〈計)

Claims (1)

  1. 【特許請求の範囲】 半導体基板上に形成される酸化膜をCF4及び0、を含
    むガスプラズマにさらす工程と、上記酸化膜を表面改質
    剤を用いて表面を改質させる工程と、上記酸化膜上にレ
    ジストを塗布する工程と、上記レジストをノやターニン
    グする工程と。 上記ノ母ターニングされたレジストにより上記酸化膜を
    エツチングする工程とを具備したことを特徴とするガス
    プラズマによるテーパ角制御方法。
JP4544883A 1983-03-18 1983-03-18 ガスプラズマによるテ−パ角制御方法 Pending JPS59172234A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6457623A (en) * 1987-08-28 1989-03-03 Toshiba Corp Manufacture of semiconductor device
JPS6459820A (en) * 1987-08-31 1989-03-07 Tokuda Seisakusho Dry etching
US6086688A (en) * 1997-07-28 2000-07-11 Alcan International Ltd. Cast metal-matrix composite material and its use
US10332850B2 (en) 2013-06-24 2019-06-25 Imec Method for producing contact areas on a semiconductor substrate

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JPS6457623A (en) * 1987-08-28 1989-03-03 Toshiba Corp Manufacture of semiconductor device
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US6086688A (en) * 1997-07-28 2000-07-11 Alcan International Ltd. Cast metal-matrix composite material and its use
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