JPS59169225A - Integrated circuit - Google Patents
Integrated circuitInfo
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- JPS59169225A JPS59169225A JP58043469A JP4346983A JPS59169225A JP S59169225 A JPS59169225 A JP S59169225A JP 58043469 A JP58043469 A JP 58043469A JP 4346983 A JP4346983 A JP 4346983A JP S59169225 A JPS59169225 A JP S59169225A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
Abstract
Description
【発明の詳細な説明】
本発明はMO8集積回路、特に出力バッフ、ア用oMO
8)ランジスタの保護回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an MO8 integrated circuit, particularly an output buffer, an OMO
8) Regarding transistor protection circuits.
出力がバッファとして1つのMOSトランジスタによ多
構成されたものがあるが、かかる単λDS出力バッファ
に於いて、特性上、MOSトランジスタのドレインサイ
ズを大きく出来ない場合、第1図の様に、1個のダイオ
ード2をPJ OS )ランジスタのドレインに接続す
ることによってMOSトランジスタ2を保護することに
なる。通常太きな出力電流を要求されない単MOSトラ
ンジスタのドレインサイズは小さい。そのため、保護ダ
イオードとして働くドレインの電流容量が小さくなる。There are buffers in which the output is configured with one MOS transistor, but in such a single λDS output buffer, if the drain size of the MOS transistor cannot be increased due to the characteristics, as shown in FIG. The MOS transistor 2 will be protected by connecting the diode 2 of PJOS to the drain of the transistor PJOS. Normally, the drain size of a single MOS transistor, which does not require a large output current, is small. Therefore, the current capacity of the drain, which functions as a protection diode, becomes small.
このことから、出力端子に正・負の静;我パルスを印加
した場合、正の静電パルスに対しては、電流経路が無い
。よって、ダイオード2の逆方向の耐圧で破壊電圧が決
まることになり、静電破壊に対する保護も低下する。逆
に、良の静電パルス ゛に対しては、電流経路がダイオ
ード2の順方向を通して流れるため、単MO8)ランジ
スタ1の保曝
護として動作するが、通常は、ダイオード2の大きさけ
、単MO8)ランジスタのドレイン幅に依存する。この
ため、小出力電流単MOSトランジスターのドレイ、ン
サイズが小さいことは、保護ダイオード2のサイズが小
さいことを意味する。つまシ、静電気の放電電流が小さ
い。このように、第1図で示した保護回路では、特に小
さな出方電流しか要求されないMOS)ランジスタに対
しては、高電圧による静電破壊に対する効果は少ないと
いう欠点がある。From this, when positive and negative electrostatic pulses are applied to the output terminal, there is no current path for the positive electrostatic pulse. Therefore, the breakdown voltage is determined by the reverse breakdown voltage of the diode 2, and protection against electrostatic breakdown is also reduced. On the other hand, for a good electrostatic pulse, the current path flows through the diode 2 in the forward direction, so it acts as a protection for the single MO transistor 1, but normally the size of the diode 2 MO8) Depends on the drain width of the transistor. Therefore, the small size of the drain of the small output current single MOS transistor means that the size of the protection diode 2 is small. The discharge current of static electricity is small. As described above, the protection circuit shown in FIG. 1 has the disadvantage that it is less effective against electrostatic damage caused by high voltage, especially for MOS transistors that require only a small output current.
そこで、静電破壊強度をさらに強くするために、第2図
の様な保護回路が提案されている。この保護回路は、第
1図の単MO8)ランジスタ1のドレイン側に抵抗rD
を直列に接続するものである。Therefore, in order to further strengthen the electrostatic breakdown strength, a protection circuit as shown in FIG. 2 has been proposed. This protection circuit has a resistor rD on the drain side of the single MO8) transistor 1 in Figure 1.
are connected in series.
この抵抗rDは、出方端子に正・負の静電パルスが印加
された場合に電流制限の作用を行なうもので、これによ
って単MO8)ランジスタlとダイオード2とに印加さ
れる電圧が緩和される。しかし、ドレイン側に抵抗rη
を直列に接続するために、出力電流が必要以上に低下す
る欠点がある。This resistor rD functions to limit the current when positive and negative electrostatic pulses are applied to the output terminal, thereby relaxing the voltage applied to the single MO8) transistor l and the diode 2. Ru. However, the resistance rη on the drain side
Since they are connected in series, the output current drops more than necessary.
逆に、出力電流の低下を防ごうとすると、パターンサイ
ズが必然的に大きくなる。Conversely, if an attempt is made to prevent the output current from decreasing, the pattern size will inevitably increase.
本発明は単MO8出カバッファートランジスタ素子にお
いて、素子の電気的特性を低下させることなく、十分な
保護効果を奏するようにする事を目的とする。An object of the present invention is to provide a single MO8 output buffer transistor device with a sufficient protective effect without deteriorating the electrical characteristics of the device.
本発明は、出方バッファトランジスタの動作電圧よシも
高い閾値を有するMOS)ランジスタを2つ用意し、こ
れらのドレインおよヒケート出方バッフ7トランジスタ
のドレインに接続し、そしてソースを電源端子にそれぞ
れ接続することを特徴とする。In the present invention, two MOS transistors having a threshold higher than the operating voltage of the output buffer transistor are prepared, their drains are connected to the drain of the output buffer transistor, and the source is connected to the power supply terminal. They are characterized by being connected to each other.
以下、実施例に従って説明する。Hereinafter, explanation will be given according to examples.
第3図は、本発明の一実施例を示すものである。FIG. 3 shows an embodiment of the present invention.
出力バッ77M0Sトランジスタ1のドレイン側に、こ
のトランジスタlの動作電圧よりも高い閾値電圧をもっ
たMOSトランジスタを2個設け、各MOSトランジス
タ3,4のゲートおよびドレインを出カバソファMO8
)ランジスタ1のドレイン側に接続し、MOS)ランジ
スタ3のソースは接地端子へ、MOS)ランジスタ4の
ソースは高電位VCの電源供給端子へそれぞれ接続する
。Two MOS transistors having a threshold voltage higher than the operating voltage of this transistor l are provided on the drain side of the output buffer 77M0S transistor 1, and the gate and drain of each MOS transistor 3 and 4 are connected to the output buffer MO8.
) is connected to the drain side of transistor 1, the source of MOS) transistor 3 is connected to the ground terminal, and the source of MOS) transistor 4 is connected to the power supply terminal of high potential VC.
前述のように、MOSトランジスタ3,4の閾値電圧は
単MO8出力バッ7アートランジスタ1の動作電圧よシ
も高く設定しておく必要がある。As mentioned above, the threshold voltages of the MOS transistors 3 and 4 must be set higher than the operating voltage of the single MO8 output buffer transistor 1.
この様にする事によ虱高い閾値電圧をもった単MO8)
ランジスタ3.4は回路動作、刷りS出力バク7アート
ランジスタ1の特性、あるいは負荷Reに1響を及ぼす
事もなく、またパターン上ポンディングパッド近辺に配
置出来るのでペレットサイズにも影響を及ぼす事もない
。By doing this, a single MO8) with a high threshold voltage can be obtained.
The transistor 3.4 does not affect the circuit operation, the characteristics of the output backer transistor 1, or the load Re, and since it can be placed near the bonding pad on the pattern, it does not affect the pellet size. Nor.
次に、動作原理について説明する。Next, the principle of operation will be explained.
第4図は接地電位に対して、出力端子に正の静電パルス
が印加された場合の電流経路である。この場合、高い閾
値電圧をもった単MO8)ランジスタ3のゲーHC正電
位が印加されるため、このトランジスタ3がオンし、電
流は接地電位に流れる。第5図は接地電位に対して出力
端子に負の静電パルスが印加された場合の電流経路であ
る。この場合、ダイオード2を通して出力端子に電流が
流れる。さらに高い閾値電圧をもったMOS)ランジス
タ3のブレークダウンによ、9MO8出力バッファトラ
ンジスタlを保護する。第6図は、高電位に対して、出
力端子に正の静電パルスが印加された場合の電流経路で
ある。この場合、高い値電圧をもったMOS)ランジス
タ4のゲートに正電位が印加されるため、このトランジ
スタ4がオンし、電流は高電位に流れる。FIG. 4 shows a current path when a positive electrostatic pulse is applied to the output terminal with respect to ground potential. In this case, since the gate HC positive potential of the single MO transistor 3 having a high threshold voltage is applied, this transistor 3 is turned on and current flows to the ground potential. FIG. 5 shows a current path when a negative electrostatic pulse is applied to the output terminal with respect to ground potential. In this case, current flows through the diode 2 to the output terminal. Furthermore, the breakdown of the MOS transistor 3 with a higher threshold voltage protects the 9MO8 output buffer transistor l. FIG. 6 shows a current path when a positive electrostatic pulse is applied to the output terminal for a high potential. In this case, since a positive potential is applied to the gate of the MOS transistor 4 having a high value voltage, this transistor 4 is turned on and current flows to a high potential.
このように、本発明による破壊防止効果は優れている。As described above, the destruction prevention effect according to the present invention is excellent.
尚、本実施例はNチャネルMOS)ランジスタで示した
がPチャネルMO8)ランジスタにも適用される。Although this embodiment is shown using an N-channel MOS transistor, it can also be applied to a P-channel MO8 transistor.
第1図および第2図は従来の保護回路を示す回路図、第
3図は本発明の一実施例を示す回路図、第4図、第5図
、第6回は本発明の詳細な説明するだめの図である。
工・・・・・・出力ハッファMOSトtンジスタ、2・
・・・・・出力バッファMO8)ランジスタのドレイン
側ダイオード、3,4・・・・・・高い閾値電圧をもっ
たMOS)ジンジスタ。
第1図 茶21
vr
第3図
第 4 圀 牛5 間
第6 ■Figures 1 and 2 are circuit diagrams showing a conventional protection circuit, Figure 3 is a circuit diagram showing an embodiment of the present invention, and Figures 4, 5, and 6 are detailed explanations of the present invention. This is a diagram of the end. Engineering: Output huffer MOS transistor, 2.
...Output buffer MO8) Drain side diode of transistor, 3,4...MOS) transistor with high threshold voltage. Fig. 1 Tea 21 vr Fig. 3 No. 4 Kuni Ushi 5 Inter 6 ■
Claims (1)
縁ゲートトランジスタの動作電圧よりも。 諷い閾値電圧を有する第1および第2のトランジスのゲ
ート、ドレインを接続し、該第1および第2のトランジ
スタのソースを第1および第2の電源端にそれぞれ接続
したことを特徴とする集積回路。[Claims] The drain of the insulated gate transistor for output KM is higher than the operating voltage of the insulated gate transistor for output. An integrated circuit characterized in that the gates and drains of first and second transistors having comparable threshold voltages are connected, and the sources of the first and second transistors are connected to the first and second power supply terminals, respectively. circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58043469A JPS59169225A (en) | 1983-03-16 | 1983-03-16 | Integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58043469A JPS59169225A (en) | 1983-03-16 | 1983-03-16 | Integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59169225A true JPS59169225A (en) | 1984-09-25 |
Family
ID=12664572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58043469A Pending JPS59169225A (en) | 1983-03-16 | 1983-03-16 | Integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59169225A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62285516A (en) * | 1986-06-03 | 1987-12-11 | Sony Corp | Output buffer circuit |
JPS6420651A (en) * | 1987-04-03 | 1989-01-24 | Texas Instruments Inc | Semiconductor output buffer device |
US6653693B1 (en) * | 1997-11-11 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
-
1983
- 1983-03-16 JP JP58043469A patent/JPS59169225A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62285516A (en) * | 1986-06-03 | 1987-12-11 | Sony Corp | Output buffer circuit |
JPS6420651A (en) * | 1987-04-03 | 1989-01-24 | Texas Instruments Inc | Semiconductor output buffer device |
US6653693B1 (en) * | 1997-11-11 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
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