JPH09191242A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置に係
り、特にＣＭＯＳ半導体装置の出力保護回路の改良に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to improvement of an output protection circuit for a CMOS semiconductor device.
【０００２】[0002]
【従来の技術】ＣＭＯＳトランジスタによって構成され
る半導体装置の保護回路には拡散やポリシリコンを用い
た抵抗、ダイオード、ＭＯＳＦＥＴ等が使用される。こ
のうちダイオードやＭＯＳＦＥＴによる保護回路は発生
した電荷を吸収することにより内部回路を保護する。2. Description of the Related Art In a protection circuit for a semiconductor device composed of CMOS transistors, diffusion, resistors made of polysilicon, diodes, MOSFETs, etc. are used. Of these, the protection circuit using a diode or MOSFET protects the internal circuit by absorbing the generated charges.
【０００３】例えば、出力回路の出力端子やアナログス
イッチの出力端子と入力端子を兼ねた端子には寄生ダイ
オードが存在するが、さらに静電耐量を向上させるため
に保護ダイオードが付加される場合がある。For example, a parasitic diode exists in the output terminal of the output circuit or the terminal that also serves as the output terminal of the analog switch, but a protection diode may be added to further improve the electrostatic withstand capability. .
【０００４】図２に従来の半導体装置の回路構成を示
す。図２（ａ）において、ＣＭＯＳトランジスタによっ
て構成された半導体装置の出力回路１は、ｐチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称
す）１ＡとｎチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳトランジスタと称す）１Ｂからなる。このＰＭＯＳ
トランジスタのソースは電源端子Ｖｃｃに接続され、そ
のドレインはＮＭＯＳトランジスタ１Ｂのドレインと接
続されている。ＮＭＯＳトランジスタ１Ｂのソースはグ
ランド端子ＧＮＤに接続されている。ＰＭＯＳトランジ
スタ１ＡのゲートとＮＭＯＳトランジスタ１Ｂのゲート
は共通接続され、これらには図示せぬ回路から信号が供
給される。また、前記ＰＭＯＳトランジスタ１ＡとＮＭ
ＯＳトランジスタ１Ｂの各ドレインは出力端子ＯＵＴに
接続されている。FIG. 2 shows a circuit configuration of a conventional semiconductor device. In FIG. 2A, the output circuit 1 of the semiconductor device composed of CMOS transistors is a p-channel M
OS transistor (hereinafter referred to as PMOS transistor) 1A and n-channel MOS transistor (hereinafter referred to as NM)
It is called an OS transistor) 1B. This PMOS
The source of the transistor is connected to the power supply terminal Vcc, and its drain is connected to the drain of the NMOS transistor 1B. The source of the NMOS transistor 1B is connected to the ground terminal GND. The gate of the PMOS transistor 1A and the gate of the NMOS transistor 1B are commonly connected, and a signal is supplied to them from a circuit (not shown). In addition, the PMOS transistors 1A and NM
Each drain of the OS transistor 1B is connected to the output terminal OUT.
【０００５】また、カソードが出力端子ＯＵＴに接続さ
れ、アノードがグランド端子ＧＮＤに接続されて、ツェ
ナー動作をするダイオード２（以下、ｎ+ ダイオードと
記す）が保護回路を構成している。尚、出力端子ＯＵＴ
にアナログスイッチが接続されている場合、この出力端
子ＯＵＴは入力端子と出力端子を兼ねている。Further, the cathode is connected to the output terminal OUT, the anode is connected to the ground terminal GND, and the diode 2 (hereinafter referred to as n + diode) which performs the Zener operation constitutes a protection circuit. Output terminal OUT
When an analog switch is connected to, the output terminal OUT serves as both an input terminal and an output terminal.
【０００６】上記回路の保護の動作を説明する。出力端
子ＯＵＴとグランド端子ＧＮＤとの間に正極性サージ電
圧が発生した場合、保護機能が十分に機能するために、
Ｐウェル内に形成されたｎ+ ダイオードのカソード（ｎ
+ ）からアノード（Ｐウェル）、Ｐウェル内のＰ+ ガー
ドリング、グランド端子ＧＮＤの順の経路４に大部分の
サ−ジ電流が流れる必要がある。The operation of protecting the above circuit will be described. When a positive surge voltage occurs between the output terminal OUT and the ground terminal GND, the protection function sufficiently functions,
Cathode of an n + diode (n
Most of the surge current needs to flow in the path 4 from the + ) to the anode (P well), the P + guard ring in the P well, and the ground terminal GND in this order.
【０００７】しかし、実際にはｎ+ ダイオードよりも出
力端子ＯＵＴに直結するＮＭＯＳトランジスタ１Ｂのド
レインからソースへの経路３に大部分のサージ電流が流
れてしまう。このためＮＭＯＳトランジスタ１Ｂのドレ
インのコンタクト部で電流集中による熱破壊が生じてし
まう。However, actually, most of the surge current flows in the path 3 from the drain to the source of the NMOS transistor 1B directly connected to the output terminal OUT rather than the n + diode. Therefore, thermal destruction occurs due to current concentration at the drain contact portion of the NMOS transistor 1B.
【０００８】これは出力端子ＯＵＴとグランド端子ＧＮ
Ｄ以外の端子がオープンとなった状態において、サージ
が印加された場合、ＮＭＯＳトランジスタ１Ｂのゲート
電位が浮いており、このＮＭＯＳトランジスタ１Ｂはオ
フ状態とならず電流が流れやすくなっているためであ
る。また、ｎ+ ダイオード２は、逆方向耐圧以上の電圧
が加わらないと電流が流れない。このため、正極性のサ
ージ電圧に対して電荷を十分に吸収することができな
い。その結果、出力回路１のＮＭＯＳトランジスタ１Ｂ
の負担が軽減されず、破壊耐量が小さいという問題があ
った。This is the output terminal OUT and the ground terminal GN.
This is because the gate potential of the NMOS transistor 1B floats when a surge is applied in a state where terminals other than D are open, and the NMOS transistor 1B is not turned off and current easily flows. . Further, no current flows through the n + diode 2 unless a voltage higher than the reverse breakdown voltage is applied. Therefore, it is not possible to sufficiently absorb the electric charge with respect to the positive surge voltage. As a result, the NMOS transistor 1B of the output circuit 1
However, there is a problem that the load on the device is not reduced and the fracture resistance is small.
【０００９】図２（ｂ）は、従来の半導体装置の別の例
の回路構成を示しており、出力回路１の構成は図２
（ａ）の場合と同じである。図２（ｂ）に示すように、
この保護回路は、ＮＭＯＳトランジスタ５で構成され、
このＮＭＯＳトランジスタ５のドレインは出力端子ＯＵ
Ｔに接続され、そのソースとゲートはグランド端子ＧＮ
Ｄに接続されている。FIG. 2B shows a circuit configuration of another example of the conventional semiconductor device. The configuration of the output circuit 1 is shown in FIG.
This is the same as the case of (a). As shown in FIG.
This protection circuit is composed of an NMOS transistor 5,
The drain of this NMOS transistor 5 has an output terminal OU.
It is connected to T and its source and gate are ground terminals GN.
D.
【００１０】出力端子ＯＵＴとグランド端子ＧＮＤ以外
の端子がオープンとされた状態において、出力端子ＯＵ
Ｔとグランド端子ＧＮＤとの間に正極性サージ電圧が印
加された場合、このＮＭＯＳトランジスタ５はドレイン
とソースとの間の耐圧以上の電圧が加わらないと導通状
態にならないため、ドレインからソースへの経路６にサ
ージ電流が流れにくい。When terminals other than the output terminal OUT and the ground terminal GND are open, the output terminal OU
When a positive surge voltage is applied between T and the ground terminal GND, the NMOS transistor 5 does not become conductive unless a voltage higher than the withstand voltage between the drain and the source is applied. Surge current does not easily flow in the path 6.
【００１１】従って、出力回路１のＮＭＯＳトランジス
タ１Ｂの経路３に流れる正極性サージ電流が大きくなっ
てしまう。その結果、この場合も、出力回路１のＮＭＯ
Ｓトランジスタ１Ｂの負担が軽減されず破壊耐量が小さ
いという問題があった。Therefore, the positive surge current flowing in the path 3 of the NMOS transistor 1B of the output circuit 1 becomes large. As a result, in this case as well, the NMO of the output circuit 1
There is a problem that the load on the S-transistor 1B is not reduced and the breakdown resistance is small.
【００１２】[0012]
【発明が解決しようとする課題】上記のように従来の、
ダイオードやＭＯＳトランジスタによる半導体装置の保
護回路にサージ電流が流れにくく、その半導体装置の破
壊耐量が小さいという問題があった。この発明の目的
は、サージ電流の影響を受けにくく、静電耐量が大きい
半導体装置を提供することにある。As described above, the conventional
There is a problem that a surge current does not easily flow in a protection circuit for a semiconductor device, which is formed by a diode or a MOS transistor, and the breakdown resistance of the semiconductor device is small. An object of the present invention is to provide a semiconductor device which is less susceptible to the effect of surge current and has a large electrostatic resistance.
【００１３】[0013]
【課題を解決するための手段】上記課題を解決し目的を
達成するために、この発明の半導体装置においては以下
の手段を講じた。請求項１に記載した本発明の半導体装
置は、一端が第１の電源端子に接続され、ゲートが入力
端に接続され、他端が出力端に接続される第１導電型の
第１ＭＯＳトランジスタと、一端が第２の電源端子に接
続され、前記第１ＭＯＳトランジスタと共通のゲートを
有し、他端が前記出力端に接続される第２導電型の第２
ＭＯＳトランジスタとを有する出力回路を備えている。
また、一端及びゲートが前記第１の電源端子に接続され
る第１導電型の第３ＭＯＳトランジスタと、一端が前記
第２の電源端子に接続され、前記第３ＭＯＳトランジス
タと共通のゲートを有し、他端が前記第３ＭＯＳトラン
ジスタの他端に接続される第２導電型の第４ＭＯＳトラ
ンジスタとを有するインバータ回路を備えている。一端
が前記出力端に接続され、ゲートが前記第３ＭＯＳトラ
ンジスタ及び第４ＭＯＳトランジスタの他端に接続さ
れ、他端が前記第２の電源端子に接続される第２導電型
の第５ＭＯＳトランジスタを備えている。In order to solve the above problems and achieve the object, the following means have been taken in the semiconductor device of the present invention. A semiconductor device of the present invention according to claim 1 is a first conductivity type first MOS transistor having one end connected to a first power supply terminal, a gate connected to an input end, and the other end connected to an output end. A second conductivity type second terminal, one end of which is connected to the second power supply terminal, has a gate common to the first MOS transistor, and the other end of which is connected to the output terminal.
An output circuit having a MOS transistor is provided.
A third MOS transistor of a first conductivity type whose one end and a gate are connected to the first power supply terminal, and one end of which is connected to the second power supply terminal and which has a common gate with the third MOS transistor, An inverter circuit is provided which has a second conductivity type fourth MOS transistor having the other end connected to the other end of the third MOS transistor. A second conductive type fifth MOS transistor having one end connected to the output end, a gate connected to the other ends of the third MOS transistor and the fourth MOS transistor, and the other end connected to the second power supply terminal; There is.
【００１４】上記本発明の半導体装置においては、保護
動作をする時前記インバータ回路の出力は不定であるの
で、前記第５ＭＯＳトランジスタに電流が流れやすくな
る。また、前記出力端子のサージ電流の経路として、前
記出力端子から前記第５ＭＯＳトランジスタを経由して
前記第２の電源端子に至る経路と、前記出力端子から前
記半導体装置の前記出力回路を経由して前記第２の電源
端子に至る経路とがある。前者の経路の存在により、後
者の経路のサージ電流を減少させることができるので、
前記出力回路の負担が軽減され、静電耐量が向上する。
また、通常使用状態の場合、前記インバータ回路の出力
は常に第２の電源端子のレベルになり、前記第５ＭＯＳ
トランジスタは常にオフ状態となる。従って、前記半導
体装置の他の部分の動作に影響を与えない。In the semiconductor device of the present invention, since the output of the inverter circuit is indefinite during the protection operation, the current easily flows through the fifth MOS transistor. As a path of the surge current of the output terminal, a path from the output terminal to the second power supply terminal via the fifth MOS transistor, and a path from the output terminal to the output circuit of the semiconductor device There is a path to the second power supply terminal. Due to the existence of the former path, the surge current of the latter path can be reduced,
The load on the output circuit is reduced and the electrostatic withstand capability is improved.
Also, in the normal use state, the output of the inverter circuit is always at the level of the second power supply terminal, and the output of the fifth MOS is
The transistor is always off. Therefore, it does not affect the operation of other parts of the semiconductor device.
【００１５】[0015]
【発明の実施の形態】以下、この発明の実施の形態に係
る半導体装置について図面を参照して説明する。図１
（ａ）は本発明の実施の形態の回路構成を示す図であ
る。出力回路１は図２（ａ）の回路構成と同じであり、
同一部分には同じ符号を付し説明を省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Semiconductor devices according to the embodiments of the present invention will be described below with reference to the drawings. FIG.
(A) is a figure which shows the circuit structure of embodiment of this invention. The output circuit 1 has the same circuit configuration as that of FIG.
The same parts are designated by the same reference numerals and the description thereof will be omitted.
【００１６】図１（ａ）に示すように、この実施の形態
の保護回路はＣＭＯＳ構造のインバータ７及びエンハン
スメント型ＮＭＯＳトランジスタ８によって構成されて
いる。前記インバータ７は、ソースが電源Ｖｃｃに接続
されたＰＭＯＳトランジスタ７Ａと、ドレインがＰＭＯ
Ｓトランジスタ７Ａのドレインに接続され及びソースが
グランド端子ＧＮＤに接続されたＮＭＯＳトランジスタ
７Ｂとによって構成されている。このインバータ７の入
力端としてのＰＭＯＳトランジスタ７Ａ及びＮＭＯＳト
ランジスタ７Ｂのゲートは電源端子Ｖｃｃに接続されて
いる。前記ＮＭＯＳトランジスタ８のゲートはインバー
タ７の出力端としてのＰＭＯＳトランジスタ７Ａ及びＮ
ＭＯＳトランジスタ７Ｂのドレインに接続されている。
このＮＭＯＳトランジスタ８のドレインは出力端子ＯＵ
Ｔに接続され、ソースはグランド端子ＧＮＤに接続され
ている。As shown in FIG. 1A, the protection circuit of this embodiment comprises an inverter 7 having a CMOS structure and an enhancement type NMOS transistor 8. The inverter 7 has a PMOS transistor 7A having a source connected to the power supply Vcc and a drain having a PMO.
The NMOS transistor 7B is connected to the drain of the S transistor 7A and the source is connected to the ground terminal GND. The gates of the PMOS transistor 7A and the NMOS transistor 7B as the input terminals of the inverter 7 are connected to the power supply terminal Vcc. The gate of the NMOS transistor 8 has PMOS transistors 7A and N serving as output terminals of the inverter 7.
It is connected to the drain of the MOS transistor 7B.
The drain of the NMOS transistor 8 has an output terminal OU.
It is connected to T and the source is connected to the ground terminal GND.
【００１７】上記構成において動作について説明する。
まず、出力端子ＯＵＴとグランド端子ＧＮＤ以外の他の
端子がオープンとされた状態において、出力端子ＯＵＴ
とグランド端子ＧＮＤ間に正極性サージ電圧が印加され
た場合の動作について説明する。電源端子Ｖｃｃがオー
プンであるためインバータ７の出力電位は不定となる。
従って、前記ＮＭＯＳトランジスタ８はオフ状態を維持
しない。このため、出力端子ＯＵＴにサージ電圧が印加
された場合、このサージ電圧に応じて２つの電流経路が
形成される。すなわち、出力端子ＯＵＴのサージ電流の
経路として、前記ＮチャネルＭＯＳトランジスタ８のド
レインからソースを通してグランド端子ＧＮＤに至る経
路９と、出力回路１のＮＭＯＳトランジスタ１Ｂのドレ
インからソースを通してグランド端子ＧＮＤに至る経路
３とがある。経路９の存在により、経路３のサージ電流
を減少させることができ、出力回路１のＮＭＯＳトラン
ジスタ１Ｂの負担が軽減され、静電耐量が向上する。The operation of the above configuration will be described.
First, when the terminals other than the output terminal OUT and the ground terminal GND are open, the output terminal OUT
The operation when a positive surge voltage is applied between the ground terminal GND and the ground terminal GND will be described. Since the power supply terminal Vcc is open, the output potential of the inverter 7 becomes indefinite.
Therefore, the NMOS transistor 8 does not maintain the off state. Therefore, when a surge voltage is applied to the output terminal OUT, two current paths are formed according to the surge voltage. That is, as the path of the surge current of the output terminal OUT, a path 9 from the drain of the N-channel MOS transistor 8 to the ground terminal GND and a path from the drain of the NMOS transistor 1B of the output circuit 1 to the ground terminal GND. There is 3. The presence of the path 9 can reduce the surge current of the path 3, reduce the load on the NMOS transistor 1B of the output circuit 1, and improve the electrostatic withstand capability.
【００１８】一方、通常使用状態において、インバータ
７の入力端は電源端子Ｖｃｃに接続されているため、イ
ンバータ７の出力レベルは常にグランドレベルになる。
従って、前記ＮＭＯＳトランジスタ８は常にオフ状態と
なり、半導体装置の他の部分の動作に影響を与えない。 （変形例）図１（ｂ）は、この発明の実施の形態の変形
例を示すものであり、図１（ａ）と同一部分には同一符
号を付し、異なる部分についてのみ説明する。On the other hand, in the normal use state, since the input end of the inverter 7 is connected to the power supply terminal Vcc, the output level of the inverter 7 is always the ground level.
Therefore, the NMOS transistor 8 is always off, and does not affect the operation of other parts of the semiconductor device. (Modification) FIG. 1 (b) shows a modification of the embodiment of the present invention. The same parts as those in FIG. 1 (a) are designated by the same reference numerals, and only different parts will be described.
【００１９】この変形例の保護回路はＣＭＯＳ構造のイ
ンバータ１１及びエンハンスメント型ＰＭＯＳトランジ
スタ１０によって構成されている。前記インバータ１１
は、ソースが電源Ｖｃｃに接続されたＰＭＯＳトランジ
スタ１１Ａと、ドレインがＰＭＯＳトランジスタ１１Ａ
のドレインに接続され及びソースがグランド端子ＧＮＤ
に接続されたＮＭＯＳトランジスタ１１Ｂとによって構
成されている。このインバータ１１の入力端としてのＰ
ＭＯＳトランジスタ１１Ａ及びＮＭＯＳトランジスタ１
１Ｂのゲートはグランド端子ＧＮＤに接続されている。
前記ＰＭＯＳトランジスタ１０のゲートはインバータ１
１の出力端としてのＰＭＯＳトランジスタ１１Ａ及びＮ
ＭＯＳトランジスタ１１Ｂのドレインに接続されてい
る。このＰＭＯＳトランジスタ１０のドレインは出力端
子ＯＵＴに接続され、ソースは電源端子Ｖｃｃに接続さ
れている。The protection circuit of this modification is composed of an inverter 11 having a CMOS structure and an enhancement type PMOS transistor 10. The inverter 11
Is a PMOS transistor 11A whose source is connected to the power supply Vcc and whose drain is the PMOS transistor 11A.
Connected to the drain and the source is the ground terminal GND
And an NMOS transistor 11B connected to. P as an input terminal of the inverter 11
MOS transistor 11A and NMOS transistor 1
The gate of 1B is connected to the ground terminal GND.
The gate of the PMOS transistor 10 is an inverter 1
PMOS transistors 11A and N serving as output terminals of 1
It is connected to the drain of the MOS transistor 11B. The drain of the PMOS transistor 10 is connected to the output terminal OUT, and the source is connected to the power supply terminal Vcc.
【００２０】図１（ｂ）に示す変形例の動作は基本的に
図１（ａ）に示す実施の形態と同じである。すなわち、
通常使用時以外において、前記インバータ１１の出力は
不定になる。この状態において、電源端子Ｖｃｃと出力
端子ＯＵＴの間にサージ電圧が印加された場合、ＰＭＯ
Ｓトランジスタ１Ａに比べて前記ＰＭＯＳトランジスタ
１０にサージ電流が流れやすくなる。従って、ＰＭＯＳ
トランジスタ１Ａの負担が軽減され、半導体装置の静電
耐量が向上する。The operation of the modification shown in FIG. 1 (b) is basically the same as that of the embodiment shown in FIG. 1 (a). That is,
The output of the inverter 11 becomes indefinite except during normal use. In this state, if a surge voltage is applied between the power supply terminal Vcc and the output terminal OUT, the PMO
A surge current is more likely to flow in the PMOS transistor 10 than in the S transistor 1A. Therefore, the PMOS
The load on the transistor 1A is reduced, and the electrostatic resistance of the semiconductor device is improved.
【００２１】一方、通常使用時はインバータ１１の出力
端が常に電源電圧になるので、ＰＭＯＳトランジスタ１
０は常にオフ状態となり、半導体装置の他の部分の動作
に影響を与えない。On the other hand, since the output terminal of the inverter 11 is always at the power supply voltage during normal use, the PMOS transistor 1
0 is always in the off state and does not affect the operation of other parts of the semiconductor device.
【００２２】[0022]
【発明の効果】以上説明したように、この発明によれ
ば、サージ電流の影響を受けにくく、静電耐量が大きい
半導体装置を提供できる。As described above, according to the present invention, it is possible to provide a semiconductor device which is hardly affected by a surge current and has a large electrostatic resistance.
【図１】本発明の実施の形態に係る半導体装置の回路構
成を示す図。FIG. 1 is a diagram showing a circuit configuration of a semiconductor device according to an embodiment of the present invention.
【図２】従来の半導体装置の回路構成を示す図。FIG. 2 is a diagram showing a circuit configuration of a conventional semiconductor device.
１…出力回路、 １Ａ、７Ａ、１０、１１Ａ…ＰＭＯＳトランジスタ、 １Ｂ、７Ｂ、８、１１Ｂ…ＮＭＯＳトランジスタ、 ７、１１…インバータ。 1 ... Output circuit, 1A, 7A, 10, 11A ... PMOS transistor, 1B, 7B, 8, 11B ... NMOS transistor, 7, 11 ... Inverter.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification number Agency reference number FI Technical display location H03K 19/0948
Claims (1)
が入力端に接続され、他端が出力端に接続される第１導
電型の第１ＭＯＳトランジスタと、一端が第２の電源端
子に接続され、前記第１ＭＯＳトランジスタと共通のゲ
ートを有し、他端が前記出力端に接続される第２導電型
の第２ＭＯＳトランジスタとを有する出力回路と、 一端及びゲートが前記第１の電源端子に接続される第１
導電型の第３ＭＯＳトランジスタと、一端が前記第２の
電源端子に接続され、前記第３ＭＯＳトランジスタと共
通のゲートを有し、他端が前記第３ＭＯＳトランジスタ
の他端に接続される第２導電型の第４ＭＯＳトランジス
タとを有するインバータ回路と、 一端が前記出力端に接続され、ゲートが前記第３ＭＯＳ
トランジスタ及び第４ＭＯＳトランジスタの他端に接続
され、他端が前記第２の電源端子に接続される第２導電
型の第５ＭＯＳトランジスタとを具備することを特徴と
する半導体装置。1. A first conductive type first MOS transistor having one end connected to a first power supply terminal, a gate connected to an input end, and the other end connected to an output end, and one end connected to a second power supply terminal. An output circuit having a gate common to the first MOS transistor and a second conductivity type second MOS transistor having the other end connected to the output end; and one end and a gate of the first power supply. First connected to the terminal
A conductive third MOS transistor, and a second conductive type having one end connected to the second power supply terminal, having a gate common to the third MOS transistor, and the other end connected to the other end of the third MOS transistor. An inverter circuit having a fourth MOS transistor, a gate connected to the output terminal, and a gate connected to the third MOS transistor.
A semiconductor device comprising a transistor and a fifth MOS transistor of a second conductivity type, the second MOS transistor being connected to the other ends of the fourth MOS transistor and the other end being connected to the second power supply terminal.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00247096A JP3455001B2 (en) | 1996-01-10 | 1996-01-10 | Semiconductor device |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191242A true JPH09191242A (en) | 1997-07-22 |
| JP3455001B2 JP3455001B2 (en) | 2003-10-06 |
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|---|---|
| JP (1) | JP3455001B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045436A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Semiconductor device |
| JP2013251636A (en) * | 2012-05-30 | 2013-12-12 | Nsk Ltd | Circuit for protecting line driver, and motor system |
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1996
- 1996-01-10 JP JP00247096A patent/JP3455001B2/en not_active Expired - Fee Related
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|---|---|
| JP3455001B2 (en) | 2003-10-06 |
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