JPS59161736U - 可変遅延回路 - Google Patents

可変遅延回路

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Publication number
JPS59161736U
JPS59161736U JP5518183U JP5518183U JPS59161736U JP S59161736 U JPS59161736 U JP S59161736U JP 5518183 U JP5518183 U JP 5518183U JP 5518183 U JP5518183 U JP 5518183U JP S59161736 U JPS59161736 U JP S59161736U
Authority
JP
Japan
Prior art keywords
variable delay
delay circuit
signal
flip
flop circuits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5518183U
Other languages
English (en)
Inventor
弘行 野口
Original Assignee
パイオニア株式会社
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Filing date
Publication date
Application filed by パイオニア株式会社 filed Critical パイオニア株式会社
Priority to JP5518183U priority Critical patent/JPS59161736U/ja
Publication of JPS59161736U publication Critical patent/JPS59161736U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は従来のフリップ、フロップ回路をラッチ素子と
して使用した従来の可変遅延回路のブロック図、第2図
は従来のBBDを使用した可変遅延回路の回路図、第3
図aおよび第3図すはそれ  ゛ぞれ第2図の可変遅延
回路に適用されるクロックパルスを示す図、第4図はこ
の考案の可変遅延回路の一実施例を示すブロック図、第
5図は第4図の可変遅延回路に使用されるスイッチ手段
の具体的構成を示す回路図、第6図は第4図の可変遅延
回路における制御回路の具体的な構成を示す回路図、第
7図は同上制御回路の他の実施例を示すブロック図、第
8図はこの考案の可変遅延回路の他の実施例を示す回路
図である。 1a〜1f、11a〜lln・・・フリップ、フロップ
回路、2a〜2f・・・2接点スイッチ、R1−R7・
・・抵抗、4・・・鋸歯状波電圧発生器、5a〜5g・
・・コンパレータ、9・・・バッファアンプ、10・・
・アナ口 ゛グスイッチ、12・・・単安定マルチバイ
ブレータ、21〜24・・・NANDゲート、25.2
6・・・NORゲート、27・・・インバータ。

Claims (3)

    【実用新案登録請求の範囲】
  1. (1)直列に接続され、信号を順次伝送して出力する複
    数のラッチ素子と、このラッチ素子のそれぞれの入力端
    子と出力端子間に接続れ、開閉作動によって前段のラッ
    チ素子の出力信号をバイパスして後段のラッチ素子に伝
    送するか、あるいは前段のラッチ素子を通すことにより
    所定の遅延時間をもって後段のラッチ素子に伝送するス
    イッチ手段と、このスイッチ手段の開閉11J御を行う
    制御手段とよりなる可変遅延回路。
  2. (2)制御手段は鋸歯状波電圧を発生する鋸歯状波電圧
    発生器と、上記鋸歯状波電圧とそれぞれ異なる基準電圧
    とを比較して上記スイッチ手段を個別的に開閉制御する
    複数のコンパレータとよりなることを特徴とする実用新
    案登録請求の範囲第1項記載の可変遅延回路。
  3. (3)制御手段はクロック信号を同期信号とし、かつ入
    力信号を固定信号としてこの同期信号に基づき入力信号
    を順次シフトするスイッチ手段と同数のフリップ、フロ
    ップ回路と、このフリップ、フロップ回路の最終段の出
    力信号によりトリガされ、上記各フリップ、フロップ回
    路を上記固定信号と逆のレベルにリセットする単安定マ
    ルチバイブレータとよりなることを特徴とする実用新案
    登録請求の範囲第1項記載の可変遅延回路。
JP5518183U 1983-04-13 1983-04-13 可変遅延回路 Pending JPS59161736U (ja)

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JP5518183U JPS59161736U (ja) 1983-04-13 1983-04-13 可変遅延回路

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JP5518183U JPS59161736U (ja) 1983-04-13 1983-04-13 可変遅延回路

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JPS59161736U true JPS59161736U (ja) 1984-10-30

Family

ID=30185506

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JP5518183U Pending JPS59161736U (ja) 1983-04-13 1983-04-13 可変遅延回路

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JP (1) JPS59161736U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109918A (ja) * 1987-10-23 1989-04-26 Nec Corp 遅延回路

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* Cited by examiner, † Cited by third party
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JPH01109918A (ja) * 1987-10-23 1989-04-26 Nec Corp 遅延回路

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