JPS59158439A - 主記憶装置使用権設定方式 - Google Patents
主記憶装置使用権設定方式Info
- Publication number
- JPS59158439A JPS59158439A JP3212883A JP3212883A JPS59158439A JP S59158439 A JPS59158439 A JP S59158439A JP 3212883 A JP3212883 A JP 3212883A JP 3212883 A JP3212883 A JP 3212883A JP S59158439 A JPS59158439 A JP S59158439A
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- JP
- Japan
- Prior art keywords
- main memory
- use request
- request signal
- storage device
- microprogram
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋８） 発明の技術分野
本発明はマイクロプログラム制御式プロセッサ、チャネ
ル装置および主記憶装置を具備する情報処理システムに
係り、特に前記マイクロプログラム制御式プロセッサお
よびチャネル装置から前記主起↑ａ装置を使用制御する
場合の優先順位を、当該情報処理システムの構成を簡易
化する如く定める主記憶装置使用権設定方式に関す。
ル装置および主記憶装置を具備する情報処理システムに
係り、特に前記マイクロプログラム制御式プロセッサお
よびチャネル装置から前記主起↑ａ装置を使用制御する
場合の優先順位を、当該情報処理システムの構成を簡易
化する如く定める主記憶装置使用権設定方式に関す。
（ｂ） 技術の背景
マイクロプログラム制御式プロセッサは、制御メモリに
格納されているマイクロプログラムに従って単一命令を
実行する場合に、インストラクションフェッチ、オペラ
ンドフェッチ、オペランドストア等の過程において主記
憶装置を使用し、また次に実行すべき単一命令を抽出す
る場合にも主記憶装置を使用する。一方チャネル装置は
、例えば通信回線から到着するデータを蓄積する為に主
記憶装置を使用し、また主記憶装置に蓄積されているデ
ータを例えば通信回線に送出する為に主記憶装置を使用
する。更に主記憶装置がダイナミックメモリにより構成
されている場合には、記憶内容を保持する為のリフレッ
シュ動作の為に主記憶装置が使用される。以上の如き種
々の主記憶装置に対する使用権は、所定の優先順位に基
づき順次許容される。
格納されているマイクロプログラムに従って単一命令を
実行する場合に、インストラクションフェッチ、オペラ
ンドフェッチ、オペランドストア等の過程において主記
憶装置を使用し、また次に実行すべき単一命令を抽出す
る場合にも主記憶装置を使用する。一方チャネル装置は
、例えば通信回線から到着するデータを蓄積する為に主
記憶装置を使用し、また主記憶装置に蓄積されているデ
ータを例えば通信回線に送出する為に主記憶装置を使用
する。更に主記憶装置がダイナミックメモリにより構成
されている場合には、記憶内容を保持する為のリフレッ
シュ動作の為に主記憶装置が使用される。以上の如き種
々の主記憶装置に対する使用権は、所定の優先順位に基
づき順次許容される。
（Ｃ１従来技術と問題点
第１図はこの種情報処理システムにおける従来ある主記
憶装置使用権設定方式の一例を示す図である。第１図に
おいて、図示されぬ主記憶装置のりフレッシュの為の使
用要求信号ｒｑｌ、図示されぬチャネル装置が発する主
記憶装置の使用要求信号ｒｑ２、インストラクションフ
ェッチ過程、オペランドフェッチ過程およびオペランド
ストア過程においてマイクロプログラム制御式プロセッ
サが発する主記憶装置の使用要求信号ｒｑ３、ｒｑ４お
よびｒｑ５、並びに次命令を抽出する場合にマイクロプ
ログラム制御式プロセッサが発する主記憶装置の使用要
求信号ｒｑ（ｉが示される。使用要求信号ｒｑｌおよび
ｒｑ２は直接競合回路ｌに入力され、また使用要求信号
ｒｑ３乃至ｒｑ（ｉはそれぞれゲートＧ１乃至Ｇ４を介
して競合回路１に入力される。競合回路１は、入力され
る使用要求信号ｒｑｌ乃至ｒｑ５に所定の優先順位に基
づき使用権を与え、該使用権を与えた使用要求信号ｒｑ
ｌ乃至ｒｑ５に対応して使用可能信号Ｏｋｌ乃至ｏｋ５
の何れかを出力し、メモリタイミング回路２に伝達する
。第１図においては、競合回路１は使用要求信号ｒｑｌ
に最高の優先順位を与え、以下使用要求信号ｒｑ２、ｒ
ｑ３、ｒｑ４およびｒｑ５の順に優先順位を与え、使用
要求信号ｒｑ（ｉに最低の優先順位を与える。メモリタ
イミング回路２は、受信した使用可能信号ｏ ｋ、 １
乃至ＯＲ６に対応して所定のタイミング信号を発生し、
図示されぬ主記憶装置を使用させる。かかる状態におい
ては、主記憶装置のりフレッシュは常に実行されて記憶
内容を確実に保持し、またチャネル装置から到着するデ
ータがタイムアウト或いはオーバランにより主記憶装置
に蓄積されなくなる確率も充分低く維持される。一方便
用要求信号ｒｑ３乃至ｒｑ５が競合回路１に入力された
場合に、より優先順位の高い使用要求信号ｒｑｌまたは
ｒｑ２が入力され、競合回路１から対応する使用可能信
号ｏ ｋ ３乃至ＯＲ５が出力されぬ場合には、核使用
要求信号ｒｑ３乃至ｒｑ５は導通状態にあるゲートＧ５
乃至Ｇ７を介してフリップフロップＦＦＩ乃至ＦＦ３を
セット状態とし、ゲー１−Ｇｌ２を介してゲー１−０１
３を１９１ ＋ｈ状態とする。その結果前記マイクロプ
ログラムを格納する制御メモリ４にアドレスを供給する
シーケンサ３に入力されるクロック信号ｃｌｋは阻止さ
れ、当該マイクロプログラム制御式プロセッサの動作過
程を停止させる。競合回路１から使用可能信号ＯＲ３乃
至ｏｋ５が出力されぬ状態においては、フリップフロッ
プＦＦ４乃至ＦＦ６がセント状態となり、ゲートＧ１乃
至Ｇ３を介して競合回路１に入力される使用要求信号ｒ
ｑ３乃至ｒｑ５が保持される。
憶装置使用権設定方式の一例を示す図である。第１図に
おいて、図示されぬ主記憶装置のりフレッシュの為の使
用要求信号ｒｑｌ、図示されぬチャネル装置が発する主
記憶装置の使用要求信号ｒｑ２、インストラクションフ
ェッチ過程、オペランドフェッチ過程およびオペランド
ストア過程においてマイクロプログラム制御式プロセッ
サが発する主記憶装置の使用要求信号ｒｑ３、ｒｑ４お
よびｒｑ５、並びに次命令を抽出する場合にマイクロプ
ログラム制御式プロセッサが発する主記憶装置の使用要
求信号ｒｑ（ｉが示される。使用要求信号ｒｑｌおよび
ｒｑ２は直接競合回路ｌに入力され、また使用要求信号
ｒｑ３乃至ｒｑ（ｉはそれぞれゲートＧ１乃至Ｇ４を介
して競合回路１に入力される。競合回路１は、入力され
る使用要求信号ｒｑｌ乃至ｒｑ５に所定の優先順位に基
づき使用権を与え、該使用権を与えた使用要求信号ｒｑ
ｌ乃至ｒｑ５に対応して使用可能信号Ｏｋｌ乃至ｏｋ５
の何れかを出力し、メモリタイミング回路２に伝達する
。第１図においては、競合回路１は使用要求信号ｒｑｌ
に最高の優先順位を与え、以下使用要求信号ｒｑ２、ｒ
ｑ３、ｒｑ４およびｒｑ５の順に優先順位を与え、使用
要求信号ｒｑ（ｉに最低の優先順位を与える。メモリタ
イミング回路２は、受信した使用可能信号ｏ ｋ、 １
乃至ＯＲ６に対応して所定のタイミング信号を発生し、
図示されぬ主記憶装置を使用させる。かかる状態におい
ては、主記憶装置のりフレッシュは常に実行されて記憶
内容を確実に保持し、またチャネル装置から到着するデ
ータがタイムアウト或いはオーバランにより主記憶装置
に蓄積されなくなる確率も充分低く維持される。一方便
用要求信号ｒｑ３乃至ｒｑ５が競合回路１に入力された
場合に、より優先順位の高い使用要求信号ｒｑｌまたは
ｒｑ２が入力され、競合回路１から対応する使用可能信
号ｏ ｋ ３乃至ＯＲ５が出力されぬ場合には、核使用
要求信号ｒｑ３乃至ｒｑ５は導通状態にあるゲートＧ５
乃至Ｇ７を介してフリップフロップＦＦＩ乃至ＦＦ３を
セット状態とし、ゲー１−Ｇｌ２を介してゲー１−０１
３を１９１ ＋ｈ状態とする。その結果前記マイクロプ
ログラムを格納する制御メモリ４にアドレスを供給する
シーケンサ３に入力されるクロック信号ｃｌｋは阻止さ
れ、当該マイクロプログラム制御式プロセッサの動作過
程を停止させる。競合回路１から使用可能信号ＯＲ３乃
至ｏｋ５が出力されぬ状態においては、フリップフロッ
プＦＦ４乃至ＦＦ６がセント状態となり、ゲートＧ１乃
至Ｇ３を介して競合回路１に入力される使用要求信号ｒ
ｑ３乃至ｒｑ５が保持される。
かかる状態で、より優先順位の高い使用要求信号ｒｑｌ
またはｒｑ２による主記憶装置の使用が終わり、競合回
路１が継続して入力される使用要求信号ｒｑ３乃至ｒｑ
５に対応する使用可能信号ＯＲ３乃至ｏｋ５を出力する
と、セント状態に設定されていたフリップフロップＦＦ
Ｉ乃至ＦＦ３およびフリップフロップＦＦ４乃至ＦＦ６
がリセットされ、クロック信号ｅｌｋは再びシーケンサ
３に供給され、当該マイクロプログラム制御式プロセッ
サの動作過程を進行させ、また使用要求信号ｒｑ３乃至
ｒｑ５の保持状態は解除される。更に使用要求信号ｒｑ
６が競合回路１に入力された場合に、より優先順位の高
い使用要求信号ｒｑｌ乃至ｒｑ５が入力され、競合回路
１がら対応する使用可能信号ｏｋ（ｉが出力されぬ場合
には、フリップフロップＦＦ７がセント状態となり、ゲ
ートＧ４を介して競合回路１に入力される使用要求信号
ｒｑ５が保持される。かかる状態でより優先順位の高い
使用要求信号ｒｑｌ乃至ｒｑ５による主記憶装置の使用
が終わり、競合回路１が継続して入力される使用要求信
号ｒｑ５に対応する使用可能信号ｏｋ６を出力すると、
セット状態となっていたフリップフロップＦＦ７かリセ
ット状態に設定され、使用要求信号ｒｑ６の保持状態は
解除される。
またはｒｑ２による主記憶装置の使用が終わり、競合回
路１が継続して入力される使用要求信号ｒｑ３乃至ｒｑ
５に対応する使用可能信号ＯＲ３乃至ｏｋ５を出力する
と、セント状態に設定されていたフリップフロップＦＦ
Ｉ乃至ＦＦ３およびフリップフロップＦＦ４乃至ＦＦ６
がリセットされ、クロック信号ｅｌｋは再びシーケンサ
３に供給され、当該マイクロプログラム制御式プロセッ
サの動作過程を進行させ、また使用要求信号ｒｑ３乃至
ｒｑ５の保持状態は解除される。更に使用要求信号ｒｑ
６が競合回路１に入力された場合に、より優先順位の高
い使用要求信号ｒｑｌ乃至ｒｑ５が入力され、競合回路
１がら対応する使用可能信号ｏｋ（ｉが出力されぬ場合
には、フリップフロップＦＦ７がセント状態となり、ゲ
ートＧ４を介して競合回路１に入力される使用要求信号
ｒｑ５が保持される。かかる状態でより優先順位の高い
使用要求信号ｒｑｌ乃至ｒｑ５による主記憶装置の使用
が終わり、競合回路１が継続して入力される使用要求信
号ｒｑ５に対応する使用可能信号ｏｋ６を出力すると、
セット状態となっていたフリップフロップＦＦ７かリセ
ット状態に設定され、使用要求信号ｒｑ６の保持状態は
解除される。
以」二の説明から明らかな如く、従来ある主記憶装置使
用権設定方式においては、マイクロプログラム制御式プ
ロセッサが単一命令を実行する為に使用要求信号ｒｑ３
乃至ｒｑ５を競合回路１に入力した場合に、より優先順
位の高いリフレッシュ動作の為の使用要求信号ｒｑｌま
たはチャネル装置からの使用要求信号ｒｑ２が使用権を
与えられている間マイクロプログラム制御式プロセッサ
の実行過程を停止させ、また使用要求信号ｒｑ３乃至ｒ
ｑ５を保持する為に、フリップフロップＦＦ１乃至ＦＦ
６、並びにゲートＧ１乃至Ｇ３、Ｇ５乃至ＧＩＯ１ＧＩ
２およびＧ１３から構成される複雑な回路を設ける必要
がある。
用権設定方式においては、マイクロプログラム制御式プ
ロセッサが単一命令を実行する為に使用要求信号ｒｑ３
乃至ｒｑ５を競合回路１に入力した場合に、より優先順
位の高いリフレッシュ動作の為の使用要求信号ｒｑｌま
たはチャネル装置からの使用要求信号ｒｑ２が使用権を
与えられている間マイクロプログラム制御式プロセッサ
の実行過程を停止させ、また使用要求信号ｒｑ３乃至ｒ
ｑ５を保持する為に、フリップフロップＦＦ１乃至ＦＦ
６、並びにゲートＧ１乃至Ｇ３、Ｇ５乃至ＧＩＯ１ＧＩ
２およびＧ１３から構成される複雑な回路を設ける必要
がある。
＋ｄ） 発明の目的
本発明の目的は、前述の如き従来ある主記憶装置使用権
設定方式の欠点を除去し、マイクロプログラム制御式プ
ロセッサが単一命令を実行する場合の中断を防止し、当
該情報処理システムの構成を簡易化する手段を実現する
ことに在る。
設定方式の欠点を除去し、マイクロプログラム制御式プ
ロセッサが単一命令を実行する場合の中断を防止し、当
該情報処理システムの構成を簡易化する手段を実現する
ことに在る。
（ｅｌ 発明の構成
この目的は、マイクロプログラム制御式プロセソ号とチ
ャネル装置とから所定の優先順位に基づき主記憶装置を
使用する情報処理システムにおいて、単一命令の実行過
程における前記プロセッサからの前記主記憶装置の使用
権を最優先順位に設定し、次命令の抽出時における前記
プロセッサからの前記主記憶装置の使用権を前記チャネ
ル装置からの主記憶装置の使用権より低優先順位に設定
することにより達成される。
ャネル装置とから所定の優先順位に基づき主記憶装置を
使用する情報処理システムにおいて、単一命令の実行過
程における前記プロセッサからの前記主記憶装置の使用
権を最優先順位に設定し、次命令の抽出時における前記
プロセッサからの前記主記憶装置の使用権を前記チャネ
ル装置からの主記憶装置の使用権より低優先順位に設定
することにより達成される。
（ｆｌ 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による主記憶装置使用権設定
方式を示す図である。なお、全図を通じて同一符号は同
一対象物を示す。第２図においては、図示されぬ主記憶
装置のりフレッシュの為の使用要求信号ｒｑｌおよび図
示されぬチャネル装置が発する主記憶装置の使用要求信
号ｒｑ２と共に、インストラクションフェッチ過程、オ
ペランドフェッチ過程およびオペランドストア過程にお
いてマイクロプログラム制御式プロセッサが発する主記
憶装置の使用要求信号ｒｑ３、ｒｑ４およびｒｑ５が直
接競合回路１に入力され、次命令を抽出する場合にマイ
クロプログラム制御式プロセッサが発する主記憶装置の
使用要求信号ｒｑ６のみがゲートＧ４を介して競合回路
１に人力される。また競合回路Ｉは、入力される使用要
求信号ｒｑ３、ｒｑ４およびｒｑ５に対し、使用要求信
号ｒｑ２より高い優先順位を与える。かかる状態におい
ては、インストラクションフェッチ過程、オペランドフ
ェッチ過程およびオペランドストア過程においてマイク
ロプログラム制御式プロセッサが主記憶装置の使用を禁
止される確率は充分低く維持される。従って使用要求信
号ｒｑ３乃至ｒｑ５に対応する使用可能信号ｏｋ３乃至
ｏｋ５が競合回路Ｉから出力されぬ場合に、シーケンサ
３に対するクロック信号ｃｌｋの供給を停止し、当該マ
イクロプログラム制御式プロセッサの動作過程を停止さ
せる為に、また競合回路１に入力される使用要求信号ｒ
ｑ３乃至ｒｑ５を対応する使用可能信号ｏｋ３乃至ｏ
ｋ、 ５が出力される迄保持する為に第１図に示される
如きフリップフロップＦＦＩ乃至ＦＦ６、並びにゲート
Ｇ１乃至Ｇ３、Ｇ５乃至Ｇ１０、Ｇ１２およびＧ１３か
ら構成される複雑な回路は設けられない。なお使用要求
信号「ｑ２は、使用要求信号ｒｑ３乃至ｒｑ５より低い
優先順位が与えられるが、次命令の抽出の為の使用要求
信号ｒｑ６より高優先順位が与えられている為、図示さ
れぬチャネル装置から到着するデータが、タイムアウト
或いはオーバランにより主記憶装置に蓄積されなくなる
確率の増加は実用上支障は無い。
方式を示す図である。なお、全図を通じて同一符号は同
一対象物を示す。第２図においては、図示されぬ主記憶
装置のりフレッシュの為の使用要求信号ｒｑｌおよび図
示されぬチャネル装置が発する主記憶装置の使用要求信
号ｒｑ２と共に、インストラクションフェッチ過程、オ
ペランドフェッチ過程およびオペランドストア過程にお
いてマイクロプログラム制御式プロセッサが発する主記
憶装置の使用要求信号ｒｑ３、ｒｑ４およびｒｑ５が直
接競合回路１に入力され、次命令を抽出する場合にマイ
クロプログラム制御式プロセッサが発する主記憶装置の
使用要求信号ｒｑ６のみがゲートＧ４を介して競合回路
１に人力される。また競合回路Ｉは、入力される使用要
求信号ｒｑ３、ｒｑ４およびｒｑ５に対し、使用要求信
号ｒｑ２より高い優先順位を与える。かかる状態におい
ては、インストラクションフェッチ過程、オペランドフ
ェッチ過程およびオペランドストア過程においてマイク
ロプログラム制御式プロセッサが主記憶装置の使用を禁
止される確率は充分低く維持される。従って使用要求信
号ｒｑ３乃至ｒｑ５に対応する使用可能信号ｏｋ３乃至
ｏｋ５が競合回路Ｉから出力されぬ場合に、シーケンサ
３に対するクロック信号ｃｌｋの供給を停止し、当該マ
イクロプログラム制御式プロセッサの動作過程を停止さ
せる為に、また競合回路１に入力される使用要求信号ｒ
ｑ３乃至ｒｑ５を対応する使用可能信号ｏｋ３乃至ｏ
ｋ、 ５が出力される迄保持する為に第１図に示される
如きフリップフロップＦＦＩ乃至ＦＦ６、並びにゲート
Ｇ１乃至Ｇ３、Ｇ５乃至Ｇ１０、Ｇ１２およびＧ１３か
ら構成される複雑な回路は設けられない。なお使用要求
信号「ｑ２は、使用要求信号ｒｑ３乃至ｒｑ５より低い
優先順位が与えられるが、次命令の抽出の為の使用要求
信号ｒｑ６より高優先順位が与えられている為、図示さ
れぬチャネル装置から到着するデータが、タイムアウト
或いはオーバランにより主記憶装置に蓄積されなくなる
確率の増加は実用上支障は無い。
以上の説明から明らかな如く、本実施例によれば、イン
ストラクションフェッチ過程、オペランドフェッチ過程
およびオペランドストア過程においてマイクロプログラ
ム制御式プロセッサが発する主記憶装置の使用要求信号
ｒｑ３、ｒｑ４およびｒｑ５は、主記憶装置のリフレッ
シュの為の使用要求信号ｒｑｌを除き最高優先順位が与
えられる為、単一命令の実行過程で中断されることは防
止され、第１図におけるが如くフリップフロップＦＦＩ
乃至ＦＦ６、並びにゲートＧ１乃至Ｇ３、Ｇ５乃至ＧＩ
Ｏ１Ｇ１２およびＧ１３から構成される複雑な回路を必
要としない。
ストラクションフェッチ過程、オペランドフェッチ過程
およびオペランドストア過程においてマイクロプログラ
ム制御式プロセッサが発する主記憶装置の使用要求信号
ｒｑ３、ｒｑ４およびｒｑ５は、主記憶装置のリフレッ
シュの為の使用要求信号ｒｑｌを除き最高優先順位が与
えられる為、単一命令の実行過程で中断されることは防
止され、第１図におけるが如くフリップフロップＦＦＩ
乃至ＦＦ６、並びにゲートＧ１乃至Ｇ３、Ｇ５乃至ＧＩ
Ｏ１Ｇ１２およびＧ１３から構成される複雑な回路を必
要としない。
なお、第２図はあく迄も本発明の一実施例に過ぎず、例
えば構成は図示されるものに限定されることは無く、他
に幾多の変形が考慮されるが、何０ れの場合にも本発明の効果は変わらない。また主記憶装
置はダイナミックメモリにより構成されるものに限定さ
れることは無く、スタティックメモリにより構成される
ことも考慮されるが、かかる場合には使用要求信号ｒｑ
ｌが不要となるのみで、本発明の効果は変わらない。更
に使用要求信号の種別は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。
えば構成は図示されるものに限定されることは無く、他
に幾多の変形が考慮されるが、何０ れの場合にも本発明の効果は変わらない。また主記憶装
置はダイナミックメモリにより構成されるものに限定さ
れることは無く、スタティックメモリにより構成される
ことも考慮されるが、かかる場合には使用要求信号ｒｑ
ｌが不要となるのみで、本発明の効果は変わらない。更
に使用要求信号の種別は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。
ｆｇｌ 発明の効果
以」二、本発明によれば、当該マイクロプログラム制御
式プロセッサが単一命令の実行過程で中断されることは
防止され、また前記情報処理システムの構成が簡易化さ
れ、経済性が向上する。
式プロセッサが単一命令の実行過程で中断されることは
防止され、また前記情報処理システムの構成が簡易化さ
れ、経済性が向上する。
第１図は従来ある主記憶装置使用権設定方式の一例を示
す図、第２図は本発明の一実施例による主記憶装置使用
権設定方式を示す図である。 図において、１は競合回路、２はメモリタイミング回路
、３はシーケンサ、４は制御メモリ、Ｆ１ Ｆ】乃至ＦＦ７はフリップフロップ、Ｇ１乃至Ｇ１３は
ゲート、ｒｑｌ乃至ｒｑ６は使用要求信号、ｏｋｌ乃至
ｏｋ６は使用可能信号、ｃｌｋはクロック信号、を示す
。 聾 ｉ碇＼１１−Ｉコ ２Ｘ−トへト も 榛 偽 鴫 家 東 川 Φ 臣 臣 臣 Ｎ 区
＼甲コ や・ハ’１町倫 −昧 茎４回蔽 ２
す図、第２図は本発明の一実施例による主記憶装置使用
権設定方式を示す図である。 図において、１は競合回路、２はメモリタイミング回路
、３はシーケンサ、４は制御メモリ、Ｆ１ Ｆ】乃至ＦＦ７はフリップフロップ、Ｇ１乃至Ｇ１３は
ゲート、ｒｑｌ乃至ｒｑ６は使用要求信号、ｏｋｌ乃至
ｏｋ６は使用可能信号、ｃｌｋはクロック信号、を示す
。 聾 ｉ碇＼１１−Ｉコ ２Ｘ−トへト も 榛 偽 鴫 家 東 川 Φ 臣 臣 臣 Ｎ 区
＼甲コ や・ハ’１町倫 −昧 茎４回蔽 ２
Claims (1)
- マイクロプログラム制御式プロセッサとチャネル装置と
から所定の優先順位に基づき主記憶装置を使用する情報
処理システムにおいて、単一命令の実行過程における前
記プロセッサからの前記主記憶装置の使用権を最優先順
位に設定し、次命令の抽出時における前記プロセッサか
らの前記主記憶装置の使用権を前記チャネル装置からの
主記憶装置の使用権より低優先順位に設定することを特
徴とする上記ｔａ装置使用権設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212883A JPS59158439A (ja) | 1983-02-28 | 1983-02-28 | 主記憶装置使用権設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212883A JPS59158439A (ja) | 1983-02-28 | 1983-02-28 | 主記憶装置使用権設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158439A true JPS59158439A (ja) | 1984-09-07 |
Family
ID=12350244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212883A Pending JPS59158439A (ja) | 1983-02-28 | 1983-02-28 | 主記憶装置使用権設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158439A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03127245A (ja) * | 1989-10-13 | 1991-05-30 | Matsushita Electric Ind Co Ltd | 情報入出力装置と情報入出力方法 |
| JPH0536056U (ja) * | 1991-10-16 | 1993-05-18 | いすゞ自動車株式会社 | 内燃機関のピストン |
-
1983
- 1983-02-28 JP JP3212883A patent/JPS59158439A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03127245A (ja) * | 1989-10-13 | 1991-05-30 | Matsushita Electric Ind Co Ltd | 情報入出力装置と情報入出力方法 |
| JPH0536056U (ja) * | 1991-10-16 | 1993-05-18 | いすゞ自動車株式会社 | 内燃機関のピストン |
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