JPS59158178A - Liquid crystal display device - Google Patents
Liquid crystal display deviceInfo
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- JPS59158178A JPS59158178A JP58031956A JP3195683A JPS59158178A JP S59158178 A JPS59158178 A JP S59158178A JP 58031956 A JP58031956 A JP 58031956A JP 3195683 A JP3195683 A JP 3195683A JP S59158178 A JPS59158178 A JP S59158178A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/12—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by switched stationary formation of lamps, photocells or light relays
- H04N3/127—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by switched stationary formation of lamps, photocells or light relays using liquid crystals
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えばテレビカメラのビューファインダーに
用いられる液晶表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a liquid crystal display device used, for example, in a viewfinder of a television camera.
背景技術とその問題点
液晶を用いてテレビ画像を表示することが提案されてい
る。Background Art and Problems Displaying television images using liquid crystals has been proposed.
第1図において、(1)はテレビの映像信号が供給され
る入力端子で、この入力端子(1)からの信号がそれぞ
れ例えばNチャンネルFETからなるスイッチング素子
M1.M2 ・・・Mmを通じ°ζ垂直(Y軸)方向
のラインLX、L2 ・・・Lmに供給される。なお
mは水平(X軸)方向の画素数に相当する数である。さ
らにm段のシフトレジスタ(2)が設けられ、このシフ
トレジスタ(2)に水平周波数のm倍のクロック信号φ
IHr Φ2Hが供給され、このシフトレジスタ(2
)の各出力端子からのクロック信号Φi)(+ φ2H
によって順次走査される駆動パルス信号φH工、φH2
・・・φH111がスイッチング素子M1〜Mmの各制
御端子に供給される。なおシフトレジスタ(2)には低
電位(Vss)と晶電位(Voo)が供給され、この2
つの電位の駆動パルスが形成される。In FIG. 1, (1) is an input terminal to which a television video signal is supplied, and the signal from this input terminal (1) is transmitted to each switching element M1. M2...Mm are supplied to lines LX, L2...Lm in the °ζ vertical (Y-axis) direction. Note that m is a number corresponding to the number of pixels in the horizontal (X-axis) direction. Furthermore, an m-stage shift register (2) is provided, and this shift register (2) receives a clock signal φ m times the horizontal frequency.
IHr Φ2H is supplied and this shift register (2
) from each output terminal of the clock signal Φi)(+φ2H
Drive pulse signals φH and φH2 are sequentially scanned by
...φH111 is supplied to each control terminal of the switching elements M1 to Mm. Note that the shift register (2) is supplied with a low potential (Vss) and a crystal potential (Voo), and these two
A drive pulse of two potentials is formed.
また各ラインL1〜Lmにそれぞれ例えばNチャンネル
FETからなりマトリクス状に配されたスイッチング素
子Mi’t+ M21 ・・・Mnx、 M12゜
M22・ ・ ・Mn2. ・ ・ ・M工、1M2I
11・ ・ ・Mnmの各列線を構成する素子の一端か
接続される。なおnは水平走査線数に相当する数である
。このスイッチング素子M工1〜Mnm の他端がそ
れぞれ液晶セルC□1.C21・・・Cnmを通じてタ
ーゲット端子(3)に接続される。Further, each line L1 to Lm includes switching elements Mi't+ M21...Mnx, M12°M22...Mn2.・ ・ ・M engineering, 1M2I
One end of the element constituting each column line of 11. . . Mnm is connected. Note that n is a number corresponding to the number of horizontal scanning lines. The other ends of the switching elements M1 to Mnm are respectively connected to the liquid crystal cells C□1. Connected to the target terminal (3) through C21...Cnm.
さらにn段のシフトレジスタ(4)が設けられ、このシ
フトレジスタ(4)に水平周波数のクロック信号ΦIV
、Φ2vが供給され、このシフトレジスタ(4)の各出
力端子からのクロック信号ΦΦIV+ Φ2vによっ
て順次走査される駆動パルス信号φVl+ φ■2・
・・φvnが、スイッチング素子M l’l〜Mnmの
X軸方向の各行線(M zt〜Mxm) 、 (M:
u〜M2m) ・・・ (Mni〜Mnm)ごとの制
御端子にそれぞれ供給される。なお、シフトレジスタ(
4)にもシフトレジスタ(2)と同様にVssと■、)
I、が供給される。Furthermore, an n-stage shift register (4) is provided, and this shift register (4) receives a horizontal frequency clock signal ΦIV.
, Φ2v are supplied, and the drive pulse signal φVl+ φ■2・ is sequentially scanned by the clock signal ΦΦIV+ Φ2v from each output terminal of this shift register (4).
...φvn is each row line (Mzt~Mxm) of the switching elements Ml'l~Mnm in the X-axis direction, (M:
u to M2m) ... (Mni to Mnm) are respectively supplied to control terminals. Note that the shift register (
4) as well as shift register (2), Vss and ■, )
I, is supplied.
すなわちこの回路において、シフトレジスタ(2)。That is, in this circuit, a shift register (2).
(4)には第2図A、Bに示すようなりロック信号φi
H,φ2H1φIV+ Φ2vが供給される。そして
シフトレジスタ(2)からは第2図Cに不すように各画
素期間ごとにφH1〜φHmが出力され、シフ1−レジ
スタ(4)からは第2図りにボずように1水平期間ごと
にφv1〜φvnが出力される。さらに入力端子(1)
には第2図E−に不ずような信号か供給される。(4) As shown in FIG. 2A and B, the lock signal φi
H, φ2H1φIV+φ2v are supplied. The shift register (2) outputs φH1 to φHm for each pixel period as shown in Figure 2C, and the shift register (4) outputs φH1 to φHm for each horizontal period as shown in Figure 2C. φv1 to φvn are output. Furthermore, input terminal (1)
is supplied with a signal similar to that shown in FIG. 2E-.
そしてφV1+ φH1が出力されているときは、ス
イッチング素子M1とM 11〜MIBがオンされ、入
力端子(1)→M 1= L 1→M 14→C1’1
→ターケツト端子(3)の電流路が形成されて液晶セル
C1’iに入力端子(1)に供給された信号とターゲッ
ト端子(3)との電位差が供給される。このためこのセ
ルC1’1の容量分に、1番目の画素の信号による電位
差に相当する電荷がサンプルホールドされる。この電荷
量に対応して液晶の光透過率が変化される。これと同様
のことがセルC12〜Cnmについて順次行われ、さら
に次のフィールドの信号が供給された時点で各セルC1
’1〜Cnmの電荷量が書き喚えられる。When φV1+φH1 is output, switching elements M1 and M11 to MIB are turned on, and input terminal (1) → M1= L1 → M14 → C1'1
→A current path of the target terminal (3) is formed, and the potential difference between the signal supplied to the input terminal (1) and the target terminal (3) is supplied to the liquid crystal cell C1'i. Therefore, the charge corresponding to the potential difference due to the signal of the first pixel is sampled and held in the capacitance of this cell C1'1. The light transmittance of the liquid crystal changes depending on the amount of charge. The same process is performed sequentially for cells C12 to Cnm, and when the next field signal is supplied, each cell C1
The amount of charge from 1 to Cnm can be recalled.
このようにして、映像信号の各画素に対応して液晶セル
C1’1〜Cnmの光透過率が変化され、これが順次繰
り返されてテレビ画像の表示が行われる。In this way, the light transmittance of the liquid crystal cells C1'1 to Cnm is changed corresponding to each pixel of the video signal, and this is sequentially repeated to display a television image.
ところで液晶で表示を行う場合には、一般にその信頼性
、寿命を良くするため交流駆動が用いられる。例えはテ
レビ画像の表示においては、■垂直期間ごとに映像信号
を反転させ、所要の直流電位を加算した信号を入力端子
(1)に供給する。すなわち入力端子+11には第2図
Eにボずように1垂直期間ごとに反転され直流電位の加
算された信号が供給される。By the way, when displaying with a liquid crystal, AC drive is generally used to improve its reliability and lifespan. For example, in displaying a television image, (1) the video signal is inverted every vertical period, and a signal to which a required DC potential is added is supplied to the input terminal (1). That is, input terminal +11 is supplied with a signal which is inverted every vertical period and has a DC potential added thereto, as shown in FIG. 2E.
ここで第2図I己のような映像信号は一般に第3図のよ
うな回路で形成される。図において、トランジスタC;
11.Q2及びQl 、Q4からなる2組の差動アンプ
が設けられ、このトランジスタQ1゜Q4のベース及び
Q2.Qlのベースにそれぞれ逆相の映像信号Svが供
給される。またトランジスタQ1.Q2及びQl 、Q
4のコレクタ電流路にそれぞれトランジスタQs、Q6
が設けられ、このトランジスタQs 、 Qlのヘ−ス
にそれぞれ連相のフィールドパルスPfか供給される。Here, a video signal as shown in FIG. 2 is generally formed by a circuit as shown in FIG. 3. In the figure, transistor C;
11. Two sets of differential amplifiers consisting of transistors Q2, Ql and Q4 are provided, and the bases of transistors Q1, Q4 and Q2. Video signals Sv of opposite phases are supplied to the bases of Ql. Also, transistor Q1. Q2 and Ql, Q
Transistors Qs and Q6 are connected to the collector current paths of 4 and 4, respectively.
A continuous field pulse Pf is supplied to the terminals of the transistors Qs and Ql, respectively.
そしてトランジスタにL+ 、Ql及びQ2 、Q4の
エミッタが互いに接続され、Q2.Q4のエミッタの接
続点から負荷抵抗を介して出力か取り出される。The emitters of transistors L+, Ql and Q2, Q4 are connected to each other, and Q2. An output is taken out from the connection point of the emitter of Q4 via a load resistor.
ところがこの回路において、出力信号の波形は第2図E
のようであり、トランジスタQ4のエミッタコレクタ間
電圧がフィールドごとにVp異なる。However, in this circuit, the waveform of the output signal is as shown in Figure 2E.
The emitter-collector voltage of transistor Q4 differs by Vp from field to field.
そのためトランジスタQ4を流れるコレクタ電流がアー
リー効果によって変調を受け、人力と対称な出力波形を
得ることができない。これは各液晶セルC1l〜Cnm
においては、印加される実効電圧かフィールドごとに異
なることに相当し、画像にフリッカを生じてしまう。Therefore, the collector current flowing through the transistor Q4 is modulated by the Early effect, making it impossible to obtain an output waveform that is symmetrical to human power. This is each liquid crystal cell C1l~Cnm
This corresponds to the fact that the applied effective voltage differs from field to field, causing flicker in the image.
またこの回路は、タプルバランス型で構成されるため、
回路が比較的に複雑であった。Also, since this circuit is configured as a tuple-balanced type,
The circuit was relatively complex.
さらに、このような液晶表金装置として、従来法のよう
なものが提案されている。Further, as such a liquid crystal display device, a conventional method has been proposed.
第4図において、シフトレジスタ(4)の出−力がそれ
ぞれスイッチング素子MV1. MV2・・・Mvnを
通じてスイッチング素子M u〜Mr+mのX軸方向の
各列ごとの制御端子に接続されると共に、この接続点が
それぞれスイッチング素子M yl 、 M y2・・
・Mx7を通じて電源端子Vssに接続される。そして
スイッチング素子Mv1〜Mνn及びMl、11〜Ml
?の制御端子に、それぞれフィールドごとに反転するパ
ルスPfが互いに逆相で供給される。他は第1図と同様
にされる。In FIG. 4, the outputs of the shift register (4) are connected to the switching elements MV1. MV2...Mvn are connected to the control terminals of each row of switching elements M u to Mr+m in the X-axis direction, and this connection point is connected to the switching elements M yl , M y2 . . .
- Connected to power supply terminal Vss through Mx7. and switching elements Mv1 to Mvn and Ml, 11 to Ml
? Pulses Pf, which are inverted for each field, are supplied to the control terminals in opposite phases to each other. The rest is the same as in FIG.
この装置におい゛乙人°カ端子fllにはlフレーム(
2フイールド)、ごとに反転する映像信号Svが供給さ
れる。また各部の信号は第5図のようになる。In this device, the terminal Fll has an L frame (
A video signal Sv that is inverted every 2 fields) is supplied. Further, the signals of each part are as shown in FIG.
そしてスイッチング素子Mv1〜Mνnに供給されるフ
ィールドパルスPf′IJ<面電位の状態で、φH1、
φV。Then, in a state where field pulse Pf'IJ<surface potential is supplied to switching elements Mv1 to Mνn, φH1,
φV.
が出力されると液晶セルcjiに映像信号がサンプルホ
ールドされる。この信号は2フイ一ルド期間ホールドさ
れ、次のフィールドパルスPfが18+電位の状態で新
たなフレームの映像信号が入力される。When is output, the video signal is sampled and held in the liquid crystal cell cji. This signal is held for two field periods, and a new frame of video signal is input with the next field pulse Pf at 18+ potential.
この装置で、1画素を構成する回路の等価回路は第6図
のようになっている。図中、RLCXCLCは液晶の等
+tli抵抗及び容量、またCDCはスイッチング素子
Mと液晶との界面に存在する直流遮W[容量である。こ
の回路において、液晶の対向端に印加される電圧VLC
の波形は第7図のようになる。In this device, the equivalent circuit of the circuit constituting one pixel is shown in FIG. In the figure, RLCXCLC is the equal+tli resistance and capacitance of the liquid crystal, and CDC is the DC blocking W [capacitance] present at the interface between the switching element M and the liquid crystal. In this circuit, the voltage VLC applied to the opposite end of the liquid crystal
The waveform of is shown in FIG.
ここでAのような映像信号Svに対して、例えば1フレ
ーム中の各Tjiの時点で容it e tcにサンプル
ホールドが行われると、この信号のレベルは抵抗RLC
を介してのリークにょゲrBのように低下し、そのため
実効信号レベルも低ドしてしまう。Here, if sample and hold is performed on the video signal Sv such as A at each time Tji in one frame, the level of this signal will be changed by the resistance RLC.
Due to the leakage through the signal, the effective signal level also decreases.
従って、このレベル低下を考慮して入力される映像信号
Svのレベルを太きくしなけれはならす、そのためには
前述の入力回路の負担が大きくなり、またスイソンチン
ク素子の耐圧も大きくする必要かある。さらにこのレベ
ル低下によってフリッカが発生してしまっていた。Therefore, it is necessary to increase the level of the input video signal Sv in consideration of this level drop, which increases the load on the input circuit described above and also requires an increase in the withstand voltage of the Suisson tink element. Furthermore, this level drop caused flicker.
発明の目的
本発明はこのような点にがんがみ、簡単な構成でフリッ
カのない良好な画質の信表示が行えるようにするもので
ある。OBJECTS OF THE INVENTION The present invention takes these points into account and enables flicker-free, high-quality image display with a simple configuration.
発明の概要
本発明は、映像信号をマトリクス状に配された液晶セル
に順次供給して画像表示を行うようにした液晶表示装置
において、2組の上記マトリクスをその行線または列線
が交互となるように組み合わせ一ζ配置し、上記供給さ
れる映像信号を、−のタイミイグでその1フイールド毎
に所定の直流電位と切換えた第1の信号と、逆のタイミ
イグで上記1フイールド毎に上記所定の直流電位と切換
えた第2の信号とを形成し、これら2つの信号をそれぞ
れ上記2組のマトリクスに供給すると共に、上記2組の
マトリクスを同一の駆動信号で駆動するようにした液晶
表示装置であって、これによれば簡単な構成でソリ7カ
のない良好な画像の表示を行うことができる。Summary of the Invention The present invention provides a liquid crystal display device that displays an image by sequentially supplying a video signal to liquid crystal cells arranged in a matrix, in which two sets of the above matrices are arranged such that their row lines or column lines alternate. The video signal to be supplied is switched to a predetermined DC potential for each field with negative timing, and the first signal is switched to a predetermined DC potential for each field with reverse timing. A liquid crystal display device that forms a DC potential of 1 and a switched second signal, supplies these two signals to the two sets of matrices, and drives the two sets of matrices with the same drive signal. According to this, a good image without warping can be displayed with a simple configuration.
実施例 第8図において、スイッチング素子M1〜M m 。Example In FIG. 8, switching elements M1 to Mm.
Mu〜Mnm及び液晶セルC11〜Cnmと同等のマト
リクス回路(符号にダッシュを付してボず)が設けられ
、図ボのように各行線ことに垂直方向に交L1−に組み
合わせて配置される。このスイッチング素子Ms’〜M
m’ 、 M 11′〜M−の制御端子が互に同しザ
フイソクスのもの同士共通に接続され′ζシフトレジス
タ(2)、 f4]に接続される。さらにスイッチング
素子Ms〜Mm、Ms’〜Mmの信号入力端がそれぞれ
共通に接続される。Matrix circuits equivalent to Mu to Mnm and liquid crystal cells C11 to Cnm (marked with a dash and a box) are provided, and are arranged in combination in L1-, which intersects perpendicularly to each row line, as shown in the figure. . This switching element Ms'~M
The control terminals of m', M11' to M- are connected in common to each other, and are connected to the shift register (2), f4]. Furthermore, the signal input terminals of the switching elements Ms to Mm and Ms' to Mm are respectively connected in common.
また入力端子(1)がスイッチ(5)の一方及びスイッ
チ(6)の他方の固定接点に接続される。このスイッチ
(5)の他方及びスイッチ(6)の一方の固定接点に所
定電圧VOCの直流電圧1lliI(7)か接続される
。このスイッチ+5) 、 、 +6)がフィールドパ
ルスPfにて一方及び他方の固定接点に同時に切換えら
れる。そしてこのスイッチ+51. +6)からの信号
かそれぞれスイッチング素子M1〜Mm及びMl’〜M
nlの信号入力端に供給される。Further, the input terminal (1) is connected to one of the fixed contacts of the switch (5) and the other fixed contact of the switch (6). A DC voltage 1lliI (7) of a predetermined voltage VOC is connected to the other fixed contact of the switch (5) and one of the fixed contacts of the switch (6). These switches +5), , +6) are simultaneously switched to one and the other fixed contact by field pulse Pf. And this switch +51. +6) respectively from switching elements M1 to Mm and Ml' to M
It is supplied to the signal input terminal of nl.
この装置において、入力端子(1)に第9図Aに不ずよ
うには映像信号Svがそのまま供給される。In this device, the video signal Sv is directly supplied to the input terminal (1) as shown in FIG. 9A.
そしてスイッチ(51,(61が切換えられることによ
り、スイッチング素子M1〜Mm及びMl’〜Mm′に
はそれぞれ第9図B、Cに示すように映像信号と直流電
位が1フイールドごとに交互にそれぞれ逆のタンミング
で現れる信号が供給される。この信号が例えば時点Tj
iでサンプルホールドされるごとにより、第6図の等価
回路におけるスイッチング素子Mの出力側には第9図り
に汀くずような信号電圧Vsと直流電圧VDCの交番す
る電圧■Lc′が現れる。そし゛(この電圧VLC’が
容量Cocで直流遮…1されるごとにより、液晶の対向
端には第9図Eに示すように端子(3)のターゲット電
位■Tを中心とし′(変化する電圧VLCが印加される
。By switching the switches (51, (61), the video signal and the DC potential are alternately applied to the switching elements M1 to Mm and Ml' to Mm' for each field as shown in FIG. 9B and C, respectively. A signal is provided which appears with the opposite timing, for example at the instant Tj
Every time the signal is sampled and held at i, a voltage (Lc') in which the signal voltage Vs and the DC voltage VDC alternate as shown in FIG. 9 appears on the output side of the switching element M in the equivalent circuit of FIG. Then, each time this voltage VLC' is DC-blocked by the capacitor Coc, the opposite end of the liquid crystal has a voltage VLC' centered around the target potential of terminal (3) T as shown in Figure 9E. Voltage VLC is applied.
したがっC/&晶の対向端に印加される実効電圧V L
CtlISは〜
vLC1’1llS−”’4− (Vs Voc)と
なり、入力映像信号を1フイールドごとに信号−直流一
信号一直流として印加してもその情報は画像情報に変換
される。Therefore, the effective voltage V L applied to the opposite ends of the C/& crystal
CtlIS becomes ~vLC1'1llS-"'4- (Vs Voc), and even if the input video signal is applied as signal-DC-1 signal-DC for each field, the information is converted into image information.
このようにして画像が表示される。そし°ζこの場合に
、人力される映像13号が一極性のみなので、入力回路
の構成が簡単になる。なお撮幅は2倍必要となるがレベ
ルは同じであり、回路の負担やスイッチング素子の耐圧
も大きくする必要はない。The image is displayed in this way. In this case, the input circuit 13 has only one polarity, which simplifies the configuration of the input circuit. Note that although the imaging width needs to be doubled, the level remains the same, and there is no need to increase the load on the circuit or the withstand voltage of the switching element.
また信号が一極性のみなので、アーリー効果等による変
調も発生−ヒJ゛、これによってフリッカが生しること
4)ない。さらに液晶の対向端に印加される電圧はター
ゲット電位を中心に変化し、各フィールドごとにサンプ
リングされるので、リークによるフリッカの発生も減少
される。Furthermore, since the signal is only one polarity, modulation due to Early effects and the like does not occur, and flicker does not occur due to this. Furthermore, since the voltage applied to the opposite end of the liquid crystal varies around the target potential and is sampled for each field, flicker due to leakage is also reduced.
さらに第10図は他の例Aあって、この例では、スイッ
チング素子M 1’〜M 、’ 、 M tr=M−及
び液晶セルC1l’〜Cn−が各列線ごとに水平方向に
組み合わせて配置される。また入力端子(1)において
、III!8I素分の遅延回路(8)が設けられ、フィ
ールドパルスPfにて制御されるスイッチ(9)にて左
側に設けられた液晶セルC1; −C−に、映像信号が
供給される期間のみ信号が遅延されるようにする。なお
(101は映像信号アンプであって、通當の増幅が行わ
れる。他は第8図と同様にされる。Furthermore, FIG. 10 shows another example A, in which switching elements M1' to M,', Mtr=M- and liquid crystal cells C1l' to Cn- are combined in the horizontal direction for each column line. Placed. Also, at the input terminal (1), III! A delay circuit (8) for 8I elements is provided, and a switch (9) controlled by a field pulse Pf outputs a signal only during the period when a video signal is supplied to the liquid crystal cell C1; -C- provided on the left side. is delayed. Note that (101 is a video signal amplifier, which performs the general amplification. The other components are the same as in FIG. 8.
この回路においても、液晶セルC1’l〜Cnl11及
びC11′〜Cnイには映像信号と直流電位が1フイー
ルドごとに交互にそれぞれ逆のタイミイグで印加される
。また左側の液晶セルCxr〜Cnにに印加される映像
信号が1画素分遅廷されて表革画像の水平方向の位置が
合わせられる。In this circuit as well, a video signal and a DC potential are applied to the liquid crystal cells C1'l to Cnl11 and C11' to Cnl alternately for each field at opposite timings. Further, the video signals applied to the left liquid crystal cells Cxr to Cn are delayed by one pixel to adjust the horizontal position of the leather image.
なお入力端子(1)〜アンプαωの具体的な構成は第1
1図に示すようにされる。図中(11)はクランプ回路
である。この回路において′7ンプα0)は交流駆動を
行わないので、簡単な構成となる。The specific configuration of the input terminal (1) to the amplifier αω is as follows.
This is done as shown in Figure 1. In the figure, (11) is a clamp circuit. In this circuit, the amplifier α0) is not driven by alternating current, so the configuration is simple.
また1画素分の遅延は例えはサンプルホールド回路にて
行うこともできる。その場合には例えは第12図にボず
ようにクロック信号φIHにてサンプリングを行うこと
ができる。なお第13図はそのための具体的な構成例を
不ず。Furthermore, the delay for one pixel can be performed using a sample and hold circuit, for example. In that case, sampling can be performed using the clock signal φIH, as shown in FIG. 12, for example. Note that FIG. 13 shows a specific example of the configuration for this purpose.
さらに第14図に示すように3つのサンプルホールド回
路(8a) 、 (8b) 、 (8c)を設け、
回路(8a)にてクロック信号Φ1日でサンプリングを
行うと共に、回路(8b) 、 (8c)にてクロッ
ク信号4)2Hでサンプリングを行うようにしてもよい
。Furthermore, as shown in FIG. 14, three sample and hold circuits (8a), (8b), and (8c) are provided,
The circuit (8a) may perform sampling using the clock signal Φ1 day, and the circuits (8b) and (8c) may perform sampling using the clock signal 4)2H.
また第15図はさらに他の例であっC1この例では、ス
イッチング素子M+〜M m 、 M 11〜Mnm及
び液晶セルC11= Cnmのマトリクス回路が4組(
それぞれサフィックスa、b、c、dを付してボず)設
けられ、水平及び垂直の両方向に交互に組め合わせて配
置される。そして入力端子fllからの信号がスイッチ
(5d)の一方、(5b)の他方に供給され、遅延回路
(8)からの信号がスイッチ(5C)の一方、(5d)
の他方に供給され、スイッチ(5a)(5c)の他方、
(5b) 、 (5d)の一方に直・流・電位が供給
されると共に、それぞれ各スイッチ(5a)〜(5d)
からの信号が同じサフィックスのマトリクス回路に供給
される。FIG. 15 shows still another example. In this example, there are four matrix circuits including switching elements M+ to Mm, M11 to Mnm, and liquid crystal cells C11=Cnm (
They are provided with the suffixes a, b, c, and d, respectively, and are arranged in alternating combinations both horizontally and vertically. Then, the signal from the input terminal fll is supplied to one of the switches (5d) and the other of the switches (5b), and the signal from the delay circuit (8) is supplied to one of the switches (5C) and the other of the switches (5d).
the other of the switches (5a) (5c),
Direct/current/potential is supplied to one of (5b) and (5d), and each switch (5a) to (5d)
The signals from are fed to the matrix circuits with the same suffix.
この回路においても、各液晶セルには映像信号と直流電
位が1フイールドごとに交互にそれぞれ所定のタイミン
グで印加されると共に、水平方向の位置合わせも行われ
る。In this circuit as well, a video signal and a DC potential are alternately applied to each liquid crystal cell at predetermined timings for each field, and alignment in the horizontal direction is also performed.
なおこの例においても、遅延回路(8)は第12図、第
14図と同等のサンプルホールド回路でもよい。In this example as well, the delay circuit (8) may be a sample hold circuit similar to that shown in FIGS. 12 and 14.
さらに上述の各側において、スイッチング素子Mはシリ
コン基板を用いたMOSFETで構成することができる
。あるいはアモルファスシリコン、ポリシリコン、シリ
コンオンサファイア等を用いた薄映トランジスタと液晶
の積層によって構成することもでき、この場合には特に
リークによる劣化が激しいので効果的である。Furthermore, on each of the above-mentioned sides, the switching element M can be configured with a MOSFET using a silicon substrate. Alternatively, it can be constructed by laminating a thin film transistor and liquid crystal using amorphous silicon, polysilicon, silicon on sapphire, etc., which is particularly effective since deterioration due to leakage is particularly severe.
発明の効果
本発明によれば、簡単な構成でフリッカのない良好なI
i!1像の表示が行なえるようになった。Effects of the Invention According to the present invention, a flicker-free and good I
i! It is now possible to display one image.
第1図〜第7図は従来の装置の説明のための図、第8図
は本発明の一例の構成図、第9図はその説明のための図
、第10図は他の例の構成図、第11図〜第14図はそ
の説明のための図、第15図はさらに他の例の構成図で
ある。
11は入力端子、(2)はシフトレジスタ、(51、(
61はスイッチ、(7)は直流電圧源、Mはスイソチン
ク素子、Cは液晶セルである。
第5図1 to 7 are diagrams for explaining a conventional device, FIG. 8 is a configuration diagram of an example of the present invention, FIG. 9 is a diagram for explaining the same, and FIG. 10 is a configuration diagram of another example. 11 to 14 are diagrams for explaining the same, and FIG. 15 is a configuration diagram of still another example. 11 is an input terminal, (2) is a shift register, (51, (
Reference numeral 61 represents a switch, (7) a DC voltage source, M a Swiss-tinck element, and C a liquid crystal cell. Figure 5
Claims (1)
給し′ζζ画像表金行うようにした液晶表示装置におい
て、2組の上記マトリクスをその打線または列線が交互
となるように組め合わせて配置し、上記供給される映像
信号を、−のタイミイグでその1フイールド毎に所定の
直流電位と切換えた第1の信号と、逆のタイミイグで上
記1フイールド毎に上記所定の直流電位と切換えた第2
の信号とを形成し、これら2つの信号をそれぞれ上記2
組のマトリクスに供給すると共に、上記2組のマトリク
スを同一の駆動信号で駆動するようにした液晶表示装置
。In a liquid crystal display device in which image No. 16 is sequentially supplied to liquid crystal cells arranged in a matrix to perform image display, two sets of the above-mentioned matrices are combined so that the dot lines or column lines are alternate. The video signal to be supplied is switched to a predetermined DC potential for each field with a negative timing, and the first signal is switched to a predetermined DC potential for each field with a reverse timing. Second
, and convert these two signals into the above two signals.
A liquid crystal display device that supplies signals to two sets of matrices and drives the two sets of matrices with the same drive signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58031956A JPH0779452B2 (en) | 1983-02-28 | 1983-02-28 | Liquid crystal display |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58031956A JPH0779452B2 (en) | 1983-02-28 | 1983-02-28 | Liquid crystal display |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59158178A true JPS59158178A (en) | 1984-09-07 |
JPH0779452B2 JPH0779452B2 (en) | 1995-08-23 |
Family
ID=12345405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58031956A Expired - Lifetime JPH0779452B2 (en) | 1983-02-28 | 1983-02-28 | Liquid crystal display |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0779452B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61114669A (en) * | 1984-11-09 | 1986-06-02 | Sanyo Electric Co Ltd | Liquid crystal display device |
JPS61116393A (en) * | 1984-11-09 | 1986-06-03 | 三洋電機株式会社 | Liquid crystal display unit |
US4917468A (en) * | 1985-12-09 | 1990-04-17 | Sharp Kabushiki Kaisha | Drive circuit for use in single-sided or opposite-sided type liquid crystal display unit |
-
1983
- 1983-02-28 JP JP58031956A patent/JPH0779452B2/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61114669A (en) * | 1984-11-09 | 1986-06-02 | Sanyo Electric Co Ltd | Liquid crystal display device |
JPS61116393A (en) * | 1984-11-09 | 1986-06-03 | 三洋電機株式会社 | Liquid crystal display unit |
JPH0315195B2 (en) * | 1984-11-09 | 1991-02-28 | Sanyo Electric Co | |
US4917468A (en) * | 1985-12-09 | 1990-04-17 | Sharp Kabushiki Kaisha | Drive circuit for use in single-sided or opposite-sided type liquid crystal display unit |
Also Published As
Publication number | Publication date |
---|---|
JPH0779452B2 (en) | 1995-08-23 |
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