JPH06113215A - Solid-state image pickup device - Google Patents

Solid-state image pickup device

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JPH06113215A
JPH06113215A JP4283506A JP28350692A JPH06113215A JP H06113215 A JPH06113215 A JP H06113215A JP 4283506 A JP4283506 A JP 4283506A JP 28350692 A JP28350692 A JP 28350692A JP H06113215 A JPH06113215 A JP H06113215A
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scanning circuit
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Tetsuo Nomoto
力 中村
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オリンパス光学工業株式会社
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Abstract

PURPOSE:To obtain a solid-state image pickup device formed such that the scanning mode is switched with a simple control and the difference from the image quality due to the scanning mode is not caused. CONSTITUTION:The device is provided with 1st and 2nd vertical scanning circuits 5L, 5R in which picture elements 1 are arranged in a 2-dimensional array and the picture elements arranged in the row direction are scanned via a vertical selection line. Furthermore, each scanning unit of the 1st vertical scanning circuit 5L corresponds to each vertical selection line of an odd numbered order and each scanning unit of the 2nd vertical scanning circuit 5R corresponds to each vertical selection line of an even numbered order. A clock group driving each of the vertical scanning circuits 5L, 5R is controlled to select the scanning mode by a control clock generating circuit 21.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は、インターレース走査とノンインターレース走査のいずれの走査にも対応できるようにした固体撮像装置に関する。 BACKGROUND OF THE INVENTION This invention relates to a solid-state imaging apparatus which can correspond to any of the scan of interlaced scanning and non-interlaced scanning.

【0002】 [0002]

【従来の技術】従来、標準テレビ方式として一般に用いられている2行混合インターレース走査方式(以下単にインターレース走査と略称する)を、XYアドレス型イメージセンサに適用する場合の構成としては、例えば特公昭58−53830号公報に開示されているように、 Conventionally, as a configuration for applying the two lines mixed interlaced scanning method which is generally used as a standard television system (simply referred to as interlaced scanning or less), the XY address type image sensor, for example, Japanese Patent Publication 58-53830 Patent as disclosed in Japanese,
垂直走査回路と垂直選択線との間にインターレース回路を設ける構成が知られている。 Configuration in which the interlace circuit is known between the vertical scanning circuit and a vertical selection line. 図24に、その構成例を示す。 24 shows a configuration example. この構成例のイメージセンサは、2次元アレイ状に並べられた光電変換素子からなる画素1,列選択のための水平走査回路2,水平選択線に接続された水平選択スイッチ3,出力信号線4,行選択のための垂直走査回路5,及びインターレース回路6により構成されている。 The image sensor of this configuration example, pixel 1 consists of photoelectric conversion elements arranged in a two-dimensional array, the horizontal scanning circuit 2 for column selection, a horizontal selection switch 3 connected to the horizontal selection line, the output signal line 4 It is constituted by a vertical scanning circuit 5 and the interlace circuit 6, for row selection.
そして垂直方向2列の画素に対して垂直走査回路5の1 The first vertical scanning circuit 5 for the pixels in the vertical direction two columns
ビットが対応しており、制御信号F1,F2で制御されるインターレース回路6によってフィールド毎に組み合わせの異なる垂直選択線V1,V2,V3,・・・ が選択されるようになっている。 Bits correspond, the control signals F1, the interlace circuit 6 controlled by F2 different combinations for each field the vertical selection line V1, V2, V3, so that the ... are selected.

【0003】ところで、最近ビデオカメラの産業用あるいは計測用への応用が盛んになされるようになってきており、標準テレビ方式のインターレース走査以外に、各垂直選択線を独立に選択できる順次走査、いわゆるノンインターレース走査にも対応できるイメージセンサの必要性が高まっている。 [0003] By the way, recent application to industrial or for measurement of the video camera has come to be performed actively, in addition to the interlaced scanning of the standard television system, progressive scan, which can be selected independently of each vertical selection line, to a so-called non-interlaced scanning is a growing need for an image sensor which can respond.

【0004】しかしながら図24に示したような標準テレビ方式対応の構成のイメージセンサでは、ノンインターレース走査を行うことはできない。 [0004] However, in the image sensor of the standard television system of the corresponding structure shown in FIG. 24, it is impossible to perform non-interlaced scanning. そこでインターレース走査とノンインターレース走査の2種類の走査モードに対応できる垂直走査回路の構成が提案されている。 Therefore construction of the vertical scanning circuit that can correspond to two types of scanning modes interlaced scanning and non-interlaced scanning has been proposed. 例えば特開昭63−292773号公報には、垂直走査回路と垂直選択線との間に走査モード制御回路を設けた構成のものが開示されている。 For example, JP 63-292773 discloses the structure of those is disclosed in which a scan mode control circuit between the vertical scanning circuit and a vertical selection line. 図25にその構成を示す。 Figure 25 shows the configuration. Drawing
24に示した構成のものと比較すると、垂直走査回路5と垂直選択線V1,V2,V3,・・・ とを接続する走査モード制御回路7の部分の構成のみが異なっている。 Compared to the configuration shown in 24, the vertical scanning circuit 5 and the vertical selection line V1, V2, V3, only the configuration of the portion of the scan mode control circuit 7 for connecting the ... it is different. すなわち、垂直走査回路5の各出力端子にそれぞれ3個の選択用MOSトランジスタQ 1 ,Q 2 ,Q 3の各ゲートが接続され、MOSトランジスタQ 1は駆動バイアスB1 That is, each of the MOS transistors Q 1 for three selected, Q 2, the gates of Q 3 is connected to the output terminals of the vertical scanning circuit 5, MOS transistor Q 1 is driven bias B1
を垂直選択線V1,V3,V5,・・・ に、MOSトランジスタQ 2は駆動バイアスB2を垂直選択線V2,V The vertical selection lines V1, V3, V5, a · · ·, MOS transistor Q 2 is the drive bias B2 vertical selection line V2, V
4,V6,・・・ に、MOSトランジスタQ 3は駆動バイアスB3を垂直選択線V1,V3,V5,・・・ に順次転送するように構成されており、したがって駆動バイアスB1,B2,B3を適当に組み合わせて印加することにより、走査モードを制御できるようになっている。 4, V6, to ..., MOS transistor Q 3 are drive bias B3 vertical selection lines V1, V3, V5, which is configured to sequentially transfer ..., hence the drive bias B1, B2, B3 by applying a suitable combination and can control the scan mode. また全く同じ発想に基づいて、図26に示すように垂直走査回路5の出力が直接、垂直選択線V1,V2,V3,・・・ Also based on exactly the same concept, the output is a direct vertical scanning circuit 5 as shown in FIG. 26, the vertical selection line V1, V2, V3, · · ·
を駆動するように構成した走査モード制御回路8を用いることもできる。 It is also possible to use scanning mode control circuit 8 adapted to drive a.

【0005】 [0005]

【発明が解決しようとする課題】ところで、図25,26に示した構成のイメージセンサを用い、インターレースとノンインターレースの2種類の走査モードによる撮像が可能なビデオカメラシステムを構成した場合、走査モードの切り替え時に垂直走査のタイミングと水平走査のタイミングの関係がくずれるという問題がある。 Meanwhile [0008], in the case of constituting the two video camera system capable imaging by scanning mode configuration using an image sensor of the interlaced and non-interlaced shown in FIG. 25 and 26, scan mode there is a problem that collapses the relationship of the timing of the timing and the horizontal scanning of the vertical scanning when the switching. すなわち走査モードの切り替えの際に、垂直走査あるいは水平走査のためのクロック周波数を変更する必要がある。 That when switching the scan mode, it is necessary to change the clock frequency for vertical scanning or horizontal scanning. 例えば水平走査のためのクロック周波数を固定してイメージセンサからの出力のデータレートを両走査モード間で同一にする、すなわちフレームレートを揃える場合、ノンインターレース走査時には垂直走査回路を駆動するクロックの周波数をインターレース走査時の半分にしなくてはいけない。 For example the same between both scan mode the data rate of the output from the image sensor by fixing the clock frequency for the horizontal scanning, that is, when aligning the frame rate, the frequency of the clock at the time of non-interlaced scanning for driving the vertical scanning circuit It should be taken of half of the time of interlace scanning. そして、そのためのクロックの周波数制御を含んだタイミングコントロール回路を、イメージセンサの内部あるいは外部に設ける必要がある。 Then, the timing control circuit including a frequency control of a clock therefor, it is necessary to provide inside or outside of the image sensor.

【0006】また図25,26に示した構成のイメージセンサでは、垂直選択線V1,V2,V3,・・・ に接続されている選択用のMOSトランジスタの数が1線毎に異なっている。 [0006] In the image sensor having the structure shown in FIG. 25 and 26, the vertical selection line V1, V2, V3, the number of MOS transistors for selection that is connected to ... are different for each line. すなわち奇数番目の垂直選択線V3,V5, That odd vertical selection line V3, V5,
V7,・・・ には2個、偶数番目の垂直選択線V2,V V7, 2 pieces in ..., the even-numbered vertical selection line V2, V
4,V6,・・・ には1個のMOSトランジスタが接続されている。 4, V6, 1 one of the MOS transistor is connected to the .... したがって、この構成では垂直選択線の寄生容量が1線毎に異なることになり、横スジ状の固定パターンノイズの発生の要因となる。 Therefore, the parasitic capacitance of the vertical selection lines in this configuration is different for each line, which causes the generation of the lateral stripe-shaped fixed pattern noise. この現象は、インターレース走査の場合と、ノンインターレース走査の場合とで、現れ方が異なる。 This phenomenon, in the case of interlaced scanning, in the case of non-interlaced scanning, illusory different. インターレース走査時は、必ず寄生容量が異なる2本の垂直選択線がペアで選択されるため、寄生容量の違いの影響はかなりの程度緩和されるが、ノンインターレース走査時は各垂直選択線が独立に選択されるため、寄生容量の違いの影響はまともに受けることになる。 During interlaced scanning, since always parasitic capacitance are different two vertical selection lines are selected in pairs, but the effect of the difference of the parasitic capacitance is a significant extent alleviated, when non-interlace scanning each vertical selection line independently in order to be selected, the effect of the difference of the parasitic capacitance is in decent to receive it. その結果、両走査モード間で画質に差が生じてしまう。 As a result, the difference in image quality occurs between the two scanning modes.

【0007】更にはまた図26に示した構成のイメージセンサでは、垂直走査回路5に含まれる垂直選択線を駆動するバッファ回路の負荷が、走査モードによって異なるという問題がある。 Furthermore also in the image sensor having the structure shown in Figure 26, the load of the buffer circuit for driving the vertical selection line included in the vertical scanning circuit 5, there is a problem that differs by the scanning modes. インターレース走査の場合には、垂直走査回路の1ビットの受け持つ垂直選択線は2本であるが、ノンインターレース走査の場合には1本となる。 In the case of interlace scanning, but the vertical selection line allotted to one bit of the vertical scanning circuit is two, the one in the case of non-interlaced scanning.
このようにバッファ回路の負荷が異なることで、画素に与えられるバイアスに違いを生じ、その結果走査モードによって画質に差が生じてしまう。 By thus loading of the buffer circuit are different, make a difference in the bias applied to the pixel, a difference in image quality is caused by the result scanning mode.

【0008】本発明は、従来の走査モード切り替え可能な固体撮像装置における上記問題点を解消するためになされたもので、簡単な制御で走査モードが切り替えられ、且つ走査モードによる画質の差異が生じないように構成した固体撮像装置を提供することを目的とする。 [0008] The present invention has been made to solve the above problems in the conventional scanning mode switchable solid-switched scanning mode with a simple control, and the difference in image quality due to the scanning mode occurs and an object thereof is to provide a solid-state imaging device configured as no.

【0009】 [0009]

【課題を解決するための手段及び作用】上記問題点を解決するため、本発明は、2次元アレイ状に配列された複数個の光電変換素子と、列方向に配列された前記光電変換素子に対応して設けられた水平選択線群と、該水平選択線群を介して列方向に配列された光電変換素子の走査を行う水平走査回路と、行方向に配列された前記光電変換素子に対応して設けられた垂直選択線群と、該垂直選択線群を介して行方向に配列された光電変換素子の走査を行う第1及び第2の垂直走査回路とを有する固体撮像装置において、前記第1及び第2の垂直走査回路はそれぞれ複数段の走査ユニットによって構成されており、第1の垂直走査回路の各走査ユニットを前記垂直選択線群の奇数番目の各垂直選択線に対して1対1に対応させると共に、第2の垂 To solve Means and operation for solving the problems above problems, the present invention includes a plurality of photoelectric conversion elements arranged in a two-dimensional array, in the photoelectric conversion elements arranged in a column direction a horizontal selection line group provided corresponding, a horizontal scanning circuit performs scanning of the photoelectric conversion elements arranged in the column direction via the horizontal select line group, corresponding to the photoelectric conversion elements arranged in a row direction a vertical selection line group provided with, in the solid-state imaging device having a first and second vertical scanning circuit performs scanning of the photoelectric conversion elements arranged in the row direction via the said vertical select line group, wherein first and second vertical scanning circuit is constituted by a plurality of stages of the scanning unit, respectively, 1 each scan unit in the first vertical scanning circuit for odd-numbered each vertical selection line of the vertical selection line group together they correspond to: 1, the second vertical 走査回路の各走査ユニットを前記垂直選択線群の偶数番目の各垂直選択線に対して1対1に対応させ、更に前記第1及び第2の垂直走査回路を駆動するためのクロック群を制御して走査モードを切り替える制御クロック発生手段を設けて構成するものである。 Each scanning unit of the scanning circuit is one-to-one correspondence with respect to the even-numbered each vertical selection line of the vertical selection line group, further controls the clock group for driving the first and second vertical scanning circuit to and constitutes provided control clock generating means for switching the scan mode.

【0010】このように第1及び第2の垂直走査回路を設け、制御クロック発生手段において、両垂直走査回路に入力するクロック群を制御することにより、インターレス走査とノンインターレース走査が切り替えられ、且つ走査モードの切り替え時に垂直走査回路の駆動クロックの周波数を変更する必要がなく、走査モードによって画質に差がでない固体撮像装置が実現できる。 [0010] Thus providing the first and second vertical scanning circuit, the control clock generating means, by controlling the clock group to be input to both the vertical scanning circuit, is switched interlaced scanning and non-interlaced scanning, and it is not necessary to change the frequency of the drive clock of the vertical scanning circuit when switching the scan mode, a difference in image quality by the scan mode solid-state imaging device can be realized not out.

【0011】 [0011]

【実施例】次に実施例について説明する。 EXAMPLES The following examples will be described. 図1は、本発明に係る固体撮像装置の第1実施例の概略構成を示す図で、図25,26に示した従来例と同一又は対応する部材には同一符号を付して示し、その説明を省略する。 Figure 1 is a diagram showing a schematic configuration of a first embodiment of a solid-state imaging device according to the present invention, the conventional example and the same or corresponding members shown in FIG. 25 and 26 are denoted by the same reference numerals and their description thereof will be omitted. 本発明は、図1の実施例に示すように、図25,26に示した従来例と比較して、走査モード制御回路がないこと、及び垂直走査回路が2つ設けられていることが特徴である。 The present invention, as shown in the embodiment of FIG. 1, as compared with the conventional example shown in FIG. 25 and 26, that no scanning mode control circuit, and characterized in that the vertical scanning circuit is provided with two it is.

【0012】次に、本発明の骨子である第1及び第2の垂直走査回路5L,5Rの構成について具体的に説明する。 [0012] Next, first and second vertical scanning circuit 5L is a gist of the present invention more specifically describes the structure of the 5R. なお、第1及び第2の垂直走査回路5L並びに5R The first and second vertical scanning circuits 5L and 5R
は同一の回路構成となっており、垂直選択線群への接続のされかたが異なるだけである。 Is identical in circuit configuration, how it was connected to a vertical selection line group is different. すなわち第1の垂直走査回路5Lは奇数行の垂直選択線L1,L2,・・・ に、 That is, the first vertical scanning circuit 5L is odd rows of the vertical selection lines L1, L2, to ...,
第2の垂直走査回路5Rは偶数行の垂直選択線R1,R The second vertical scanning circuit 5R the even rows of the vertical selection lines R1, R
2,・・・ にそれぞれ接続されている。 2, are respectively connected to .... まず、これらの垂直走査回路の説明に先立って、従来の垂直走査回路に用いられているシフトレジスタの構成列を図2に基づいて説明する。 Prior to the description of these vertical scanning circuit will be described with reference conventional configuration sequence of a shift register used in the vertical scanning circuit in FIG. この構成例は、クロックド・インバータ2段によって1ユニット9を構成する方式であり、これを模式的な概念図で示すと図3のように表される。 This configuration example is a method for the construction of one unit 9 by the clocked inverter 2 stage, which is represented as in FIG. 3 when indicated by schematic conceptual view. 図4にその動作タイミングを示す。 Figure 4 shows the operation timing. クロックはΦ1,Φ2の2相で、初段ユニット9の入力にスタートパルスΦSTが印加されることにより、クロックΦ1の立ち上がりに同期して各シフトレジスタユニット9の出力端子SR1,SR Clock .phi.1, a two-phase .phi.2, by the start pulse ΦST the input of the first unit 9 is applied, the output terminals SR1 of the shift register unit 9 in synchronization with the rising edge of the clock .phi.1, SR
2,SR3,・・・ より、順次出力がなされるようになっている。 2, SR3, than ..., so that the sequence output is performed. なお図2において、/Φ1,/Φ2は、Φ1, In FIG. 2, / Φ1, / Φ2 is, .phi.1,
Φ2の反転クロックを示している。 It shows the Φ2 of the inverted clock.

【0013】次に本発明の実施例における第1及び第2 [0013] Then the first and second in the embodiment of the present invention
の垂直走査回路5L,5Rに用いる走査回路の構成例の一部を図5に示す。 Shows the vertical scanning circuit 5L, a portion of an example of the configuration of a scanning circuit used in 5R in Fig. この走査回路を構成するユニット19 Unit 19 constituting the scanning circuit
は、図2に示した従来のシフトレジスタと同様なクロックド・インバータ2段によるパルスシフトユニット19A A pulse shift unit 19A according to a similar clocked inverter 2 stage and conventional shift register shown in FIG. 2
と、該ユニット19Aのシフトパルスの立ち上がり遷移を検出してパルスを発生する出力パルス生成ユニット19B When the output pulse generating unit 19B for generating a pulse by detecting the rising transition of the shift pulse of the unit 19A
とで構成されている。 It is composed of a. 図5においては、2段目のユニットを代表的に示しており、SR2.5とはパルスシフトユニット19Aを構成する2段のクロックド・インバータの1段目の出力端子を示している。 In Figure 5, the unit of the second stage are representatively shown, it indicates the output terminal of the first stage of the clocked inverter of two-stage constituting the pulse shift unit 19A and SR2.5. 図6に、その動作タイミングを示す。 Figure 6 shows the operation timing. クロックはΦ0,Φ1,Φ2の3相で、 The clock is Φ0, Φ1, in the three-phase Φ2,
初段のパルスシフトユニット19Aの入力にスタートパルスΦSTが印加されることにより、クロックΦ1の立ち上がりに同期して各出力パルス生成ユニット19Bの出力端子S1,S2,S3,・・・ より順次出力がなされるようになっている。 By start pulse ΦST the input of the first pulse shift unit 19A is applied, the output terminal S1 of synchronism with the output pulse generating unit 19B in the rising of the clock .phi.1, S2, S3, sequentially output from ... are made It has become so. 図6においてΦ0がΦ1と同一のクロックである場合は、図2及び図3に示した従来のシフトレジスタのタイミング図(図4)で示した出力と同様の出力となることは明らかである。 If Φ0 in FIG. 6 is the same clock and Φ1 is obvious that the same output as the output shown in the timing diagram of the conventional shift register shown in FIGS. 2 and 3 (FIG. 4).

【0014】一方、本実施例のシフトレジスタは図6に示した動作モード以外の異なった動作モードでも動作が可能である。 [0014] On the other hand, the shift register of this embodiment can operate in different operation modes other than the operation mode shown in FIG. その動作タイミングの例を図7に示す。 An example of the operation timing shown in FIG. 図6のタイミング図に示した動作モードと異なる点は、3 Operation mode differs from that shown in the timing diagram of FIG. 6, 3
相のクロックΦ0,Φ1,Φ2のうち、クロックΦ0とΦ2は図6の動作モードと同様なタイミングでパルスが印加されるものの、クロックΦ1は図6の動作モードと異なりクロックΦ0の2倍の周期となっており、クロックΦ0のハイレベルが1周期毎に失われたパルスがクロックΦ1として印加されている点にある。 Phase clock .phi.0, .phi.1, among .phi.2, although the clock .phi.0 and .phi.2 pulse is applied in the operating mode similar to the timing of FIG. 6, twice the period of the clock .phi.1 clock .phi.0 unlike the operation mode of FIG. 6 It has become, in that the pulse high-level clock Φ0 is lost each cycle is applied as a clock .phi.1. このようなクロックΦ0,Φ1,Φ2を印加することにより、パルスシフトユニット19AはクロックΦ1とΦ2により駆動されるので、パルスシフトの周期はクロックΦ1の周期: Such clock .phi.0, .phi.1, by applying .phi.2, the pulse shift unit 19A is driven by the clock .phi.1 and .phi.2, the period of the pulse shifts the clock .phi.1 cycle:
1 =2・T 2 =2・T 0 (T 2 :クロックΦ2の周期、T 0 :クロックΦ0の周期)となり、一方、シフトパルスの立ち上がり遷移を検出してパルスを発生する出力パルス生成ユニット19BはクロックΦ0及びパルスシフトユニット19Aの出力により駆動されるので、シフトレジスタの各出力パルス生成ユニット19Bの出力端子S T 1 = 2 · T 2 = 2 · T 0 (T 2: the period of the clock .phi.2, T 0: clock periods .phi.0). On the other hand, the output pulse generating unit for generating a pulse by detecting the rising transition of the shift pulse since 19B is driven by the output of the clock Φ0 and pulse shift unit 19A, the output terminal S of each output pulse generating unit 19B of the shift register
1,S2,S3,・・・ から出力される選択パルスの有効パルス幅は、クロックΦ0とΦ2の周期:T 0 =T 2 1, S2, S3, the effective pulse width of the selection pulse output from ... a clock Φ0 and Φ2 of cycle: T 0 = T 2 =
1 /2となる。 The T 1/2.

【0015】次に、図6及び図7に示したシフトレジスタの動作モードを図1に示した実施例の垂直走査回路に適用する場合について説明する。 [0015] Next, the case of applying to a vertical scanning circuit of the embodiment shown in FIG. 1 the mode of operation of the shift register shown in FIGS. 図8は図1に示した実施例に上記シフトレジスタの動作モードを適用する場合の固体撮像装置の構成例を示す。 Figure 8 shows a configuration example of a solid-state imaging device in the case of applying the operation mode of the shift register to the embodiment shown in FIG. 図8では、動作の骨子に関係する端子のみ図示しているが、第1フィールドと第2フィールドを識別するフィールドインデックスパルスFIと、第1及び第2の垂直走査回路5L,5Rを駆動するための基本クロックΦ1,Φ2、及び垂直走査スタートパルスΦSTを入力する走査回路制御クロック発生回路21を備え、該回路21に入力されたフィールドインデックスパルスFI,クロックΦ1,Φ2,スタートパルスΦSTは、第1及び第2の垂直走査回路5L,5Rに入力されるパルス群Φ0−L,Φ1−L,Φ2−L,ΦST In Figure 8, only illustrates the terminal related to the gist of the operation, and the field index pulse FI identifying the first and second fields, the first and second vertical scanning circuits 5L, for driving the 5R basic clock .phi.1, .phi.2, and includes a scanning circuit control clock generating circuit 21 for inputting a vertical scanning start pulse .phi.ST, field index pulse FI input to the circuit 21, the clock .phi.1 of, .phi.2, the start pulse .phi.ST is first and a second vertical scanning circuit 5L, pulse group .phi.0-L to be inputted to the 5R, Φ1-L, Φ2-L, ΦST
−L及びΦ0−R,Φ1−R,Φ2−R,ΦST−Rにそれぞれ加工され、それぞれ第1及び第2の垂直走査回路5L,5Rに入力されるように構成されている。 -L and Φ0-R, Φ1-R, Φ2-R, are processed respectively .phi.ST-R, first and second vertical scanning circuits 5L, respectively, are configured to be input to the 5R.

【0016】次に、このように構成された固体撮像装置におけるインターレース走査時の動作を、図9に示すタイミング図を用いて説明する。 Next, an operation at the time of interlace scanning in the thus configured solid-state imaging device will be described with reference to the timing diagram shown in FIG. インターレース・モードにおいては、走査回路制御クロック発生回路21において、基本クロックΦ1はそのままΦ0−L,Φ1−L、 In interlace mode, the scanning circuit control clock generating circuit 21, the basic clock .phi.1 intact Φ0-L, Φ1-L,
及びΦ0−R,Φ1−Rとして出力され、また基本クロックΦ2はそのままΦ2−L,Φ2−Rとして出力される。 And .phi.0-R, it is output as .phi.1-R, also the basic clock .phi.2 is output as .phi.2-L, as .phi.2-R. 更に、フィールドインデックスパルスFIがローレベルである第1フィールドにおいては、第1の垂直走査回路5Lに入力されるスタートパルスΦST−Lは、第2 Further, in the first field field index pulse FI is at a low level, the start pulse .phi.ST-L that is input to the first vertical scanning circuit 5L is the second
の垂直走査回路5Rに入力されるスタートパルスΦST− Start pulse input of the vertical scanning circuit 5R FaiST-
Rよりも、基本クロックΦ1の1周期分先行して入力するように制御される。 Than R, it is controlled to enter ahead one period of the basic clock .phi.1. これにより第1の垂直走査回路5 Thus, the first vertical scanning circuit 5
L及び第2の垂直走査回路5Rのなかをシフトするパルスは、基本クロックΦ1の1周期分の位相差を有するため、選択行すなわち垂直選択線はL1,L2とR1,L L and pulse to shift among the second vertical scanning circuit 5R, since having a phase difference of one cycle of the basic clock .phi.1, the selected row or vertical selection lines L1, L2 and R1, L
3とR2,・・・ の順番に選択される。 3 and R2, is selected in the order of ....

【0017】一方、フィールドインデックスパルスFI [0017] On the other hand, field index pulse FI
がハイレベルである第2フィールドにおいては、走査回路制御クロック発生回路21において、第1の垂直走査回路5Lに入力されるスタートパルスΦST−Lと、第2の垂直走査回路5Rに入力されるスタートパルスΦST−R Start but in the second field is at a high level, the scanning circuit control clock generating circuit 21, a start pulse .phi.ST-L that is input to the first vertical scanning circuit 5L, which is input to the second vertical scanning circuit 5R pulse ΦST-R
の位相が同一となるように制御されて出力される。 Phase is output is controlled to be the same. このため、第1の垂直走査回路5L及び第2の垂直走査回路5Rのなかをシフトするパルスは同一のタイミングとなり、選択行すなわち垂直選択線はL1とR1,L2とR Therefore, the pulse shifting the among the first vertical scanning circuit 5L and the second vertical scanning circuit 5R becomes a same timing, the selected row or vertical selection line L1 and R1, L2 and R
2,L3とR3,・・・ の順番に選択される。 2, L3 and R3, is selected in the order of .... 以上のように垂直選択線を駆動することにより、最も一般的なインターレース走査、つまり、フィールド毎に加算される垂直方向の2画素の組み合わせが異なる2行混合読み出しが実現される。 By driving the vertical selection line as described above, the most common interlaced scanning, i.e., the combination of two pixels in the vertical direction is added for each field is different second line mixing reading is achieved.

【0018】次に、図10に示すタイミング図を用いてノンインターレース走査時の動作を説明する。 [0018] Next, the operation at the time of non-interlaced scanning with a timing diagram shown in FIG. 10. 第1及び第2の垂直走査回路5L,5Rを駆動するための基本クロックΦ1,Φ2及び垂直走査スタートパルスΦSTが、走査回路制御クロック発生回路21に入力され、該回路21において第1及び第2の垂直走査回路5L,5Rに入力されるパルス群Φ0−L,Φ1−L,Φ2−L,ΦST−L Basic clock Φ1 for driving the first and second vertical scanning circuits 5L, 5R, .phi.2 and the vertical scanning start pulse ΦST is scanning circuit control clock generating are input to circuit 21, first and second in the circuit 21 the vertical scanning circuit 5L, pulse group are input to 5R Φ0-L, Φ1-L, Φ2-L, ΦST-L
及びΦ0−R,Φ1−R,Φ2−R,ΦST−Rにそれぞれ加工され、それぞれ第1及び第2の垂直走査回路5 And Φ0-R, Φ1-R, Φ2-R, are processed respectively .phi.ST-R, first and second vertical scanning circuits, respectively 5
L,5Rに入力される。 L, is input to the 5R. ノンインターレース・モードにおいては、基本クロックΦ1はそのままΦ0−L及びΦ In non-interlaced mode, the basic clock Φ1 intact .phi.0-L and Φ
0−Rとして出力され、また基本クロックΦ2はそのままΦ2−L,Φ2−Rとして出力される。 Is output as the 0-R, also the basic clock .phi.2 is output as .phi.2-L, as .phi.2-R. しかしながら前述のインターレース走査時とは異なり、Φ1−L及びΦ1−Rは基本クロックΦ1のハイレベルが1周期毎に失われた形で供給される。 However, unlike the time of the above-mentioned interlaced scanning, .phi.1-L and .phi.1-R is a high level of the basic clock .phi.1 is supplied in the form of lost every cycle. しかも、Φ1−LとΦ1−R Moreover, Φ1-L and Φ1-R
はそれぞれの周期の半周期分、すなわち基本クロックΦ Half cycle of each cycle, i.e., the basic clock Φ
1の1周期分だけ位相がずれたタイミングとなっている。 1 for one cycle only phase has become a shifted timing. このようなパルス群を第1及び第2の垂直走査回路5L,5Rに印加することにより、各垂直走査回路5 By applying such a pulse group first and second vertical scanning circuits 5L, the 5R, the vertical scanning circuit 5
L,5Rのシフトレジスタを構成するパルスシフトユニット19AはΦ1−LないしΦ1−Rと、Φ2−LないしΦ2−Rにより駆動されるので、パルスシフトの周期はΦ1−LないしΦ1−Rの周期:T 1 =2・T 2 =2・ L, a pulse shift unit 19A constituting a shift register of the 5R is a .phi.1-L to .phi.1-R, since it is driven by .phi.2-L to .phi.2-R, the period of the cycle of the pulse shifts to not Φ1-L Φ1-R : T 1 = 2 · T 2 = 2 ·
0となり、一方、シフトパルスの立ち上がり遷移を検出してパルスを発生する出力パルス生成ユニット19BはΦ0−LないしΦ0−R及びパルスシフトユニット19A T 0. On the other hand, the output pulse generating unit 19B for generating a pulse by detecting the rising transition of the shift pulse to no Φ0-L Φ0-R and the pulse shift unit 19A
の出力により駆動されるので、シフトレジスタの単位ユニットから出力される選択パルスの幅は、Φ0−L,Φ Are driven by the output, the width of selection pulses output from the unit unit of the shift register, .phi.0-L, [Phi
0−RとΦ2−L,Φ2−Rの周期:T 0 =T 2 =T 1 0-R and .phi.2-L, the period of Φ2-R: T 0 = T 2 = T 1
/2となる。 / 2 to become. よって、選択行すなわち垂直選択線はL Accordingly, the selected row or vertical selection line L
1,R1,L2,R2,L3,R3,・・・ の順番に選択される。 1, R1, L2, R2, L3, R3, are selected in the order of .... 以上のような垂直走査回路の駆動を行うことにより、イメージセンサの全ての画素の信号を縦方向の隣接画素の信号と混合することなく独立に、しかも逐次読み出す、いわゆるノンインターレース読み出しが可能となる。 By performing the driving of the vertical scanning circuit as described above, independently without being mixed with the signal of the signal in the vertical direction of adjacent pixels of all the pixels of the image sensor, moreover read sequentially, so-called non-interlaced reading is enabled .

【0019】次に第2の実施例について説明する。 [0019] Next, a second embodiment will be described. 第1 First
実施例において、パルスシフトユニット19Aの出力を受けて行選択パルスを発生する出力パルス生成ユニット19 In an embodiment, the output pulse generating unit 19 for generating a row select pulse in response to an output of the pulse shift unit 19A
Bを一部変更することにより、第1実施例と同様にインターレース走査及びノンインターレース走査が可能であるのと同時に、電子シャッター機能を実現することが可能となる。 By partially changing the B, first embodiment and at the same time that it is possible to similarly interlaced scanning and non-interlaced scanning, it is possible to realize an electronic shutter function.

【0020】次に、本実施例における第1及び第2の垂直走査回路5L,5Rに用いる走査回路の構成例の一部を図11に示す。 [0020] Next, first and second vertical scanning circuits 5L in the present embodiment, the configuration example of part of a scanning circuit used in 5R Figure 11. この走査回路を構成するシフトレジスタユニット29は図2に示した従来のシフトレジスタと同様なクロックド・インバータ2段によるパルスシフトユニット29Aと、シフトパルスの立ち上がり及び立ち下がり遷移を検出してパルスを発生する出力パルス生成ユニット29Bとで構成されており、図11においては、2段目のユニットを代表的に示している。 A pulse shift unit 29A by the shift register unit 29 similar clocked inverter 2 stage and conventional shift register shown in FIG. 2 constituting the scanning circuit, a pulse by detecting the rising and falling transition of the shift pulse It is composed of an output pulse generating unit 29B for generating, in FIG. 11, are representatively shown unit in the second stage. 図12に、その動作タイミングを示す。 12 shows the operation timings. クロックはΦ0,Φ1,Φ2の3相で、 The clock is Φ0, Φ1, in the three-phase Φ2,
初段のパルスシフトユニット29Aの入力にスタートパルスΦSTが印加されることにより、クロックΦ1の立ち上がり及び立ち下がりに同期して各出力パルス生成ユニット29Bの出力端子S1,S2,S3,・・・ より順次出力がなされるようになっている。 By start pulse ΦST the input of the first pulse shift unit 29A is applied, the output terminal S1 of the output pulse generating unit 29B in synchronization with the rise and fall of the clock .phi.1, S2, S3, sequentially from ... so that the output is made. 図12においてΦ0がΦ1 In Figure 12 .phi.0 is Φ1
と同一のクロックである場合は、図6のタイミング図で示した第1の実施例の場合と同様の出力に加え、シフトパルスSR1,SR2,・・・ の立ち下がり位置でも、クロックΦ2の立ち上がりからクロックΦ1の立ち上がりまでの間に、出力がなされる構成となっている。 Same when a clock is added to the output similar to the case of the first embodiment shown in the timing diagram of FIG. 6, the shift pulse SR1, SR2, even on the falling position of ..., rising edge of the clock Φ2 and during the period from to the rising of the clock .phi.1, it has a configuration in which the output is made.

【0021】一方、本実施例のシフトレジスタは図12に示した動作モード以外の異なった動作モードでも動作が可能である。 Meanwhile, the shift register of this embodiment can operate in different operation modes other than the operation mode shown in FIG. 12. その動作タイミングの例を図13に示す。 An example of the operation timing shown in FIG. 13. Drawing
12のタイミング図で示した動作モードと異なる点は、3 The operation mode differs from that shown in the timing diagram 12, 3
相のクロックΦ0,Φ1,Φ2のうち、クロックΦ0とΦ2は図12に示した動作モードと同様なタイミングでパルスが印加されるものの、クロックΦ1は図12の動作モードと異なりクロックΦ0の2倍の周期となっており、 Phase clock .phi.0, .phi.1, among .phi.2, although the clock .phi.0 and .phi.2 has pulse operating mode similar to the timing shown in FIG. 12 is applied, twice the clock .phi.1 unlike the operation mode of FIG. 12 Clock .phi.0 has become a cycle,
クロックΦ0のハイレベルが1周期毎に失われたパルスがクロックΦ1として印加されている点にある。 Lies in pulse high-level clock Φ0 is lost each cycle is applied as a clock .phi.1. このようなクロックΦ0,Φ1,Φ2を印加することにより、 Such clock .phi.0, .phi.1, by applying .phi.2,
パルスシフトユニット29AはクロックΦ1とΦ2により駆動されるので、パルスシフトの周期はクロックΦ1の周期:T 1 =2・T 2 =2・T 0となり、一方、シフトパルスの立ち上がり及び立ち下がり遷移を検出してパルスを発生する出力パルス生成ユニット29BはクロックΦ Since the pulse shift unit 29A is driven by the clock .phi.1 and .phi.2, the period of the cycle of the pulse shift clock Φ1: T 1 = 2 · T 2 = 2 · T 0 . On the other hand, the rising and falling transition of the shift pulse output pulse generating unit 29B that detects and generates a pulse clock Φ
0及びパルスシフトユニット29Aの出力により駆動されるので、各出力パルス生成ユニット29Bの出力端子S 0 and are driven by the output of the pulse shift unit 29A, the output terminal S of each output pulse generating unit 29B
1,S2,S3,・・・ から出力される選択パルスの有効パルス幅は、シフトパルスSR1,SR2,SR3,・・ 1, S2, S3, the effective pulse width of the selection pulse output from ... the shift pulse SR1, SR2, SR3, · ·
・ の立ち上がり遷移においてはクロックΦ0とΦ2の周期:T 0 =T 2 =T 1 /2となり、シフトパルスSR Φ2 cycle clock Φ0 in a rising transition of the ·: T 0 = T 2 = T 1/2 , and the shift pulse SR
1,SR2,SR3,・・・ の立ち下がり遷移においては、クロックΦ2の立ち上がりからクロックΦ0の立ち上がりまでの間、並びにクロックΦ0の立ち下がりからクロックΦ1の立ち上がりまでの間の2回、出力がなされるようになっている。 1, SR2, SR3, the falling transition., 2 times during the period from the rising of the clock Φ2 to the rising of the clock .phi.0, and the fall of the clock .phi.0 to the rising of the clock .phi.1, the output is made It has become so.

【0022】次に、図12及び図13に示した動作モードをもつシフトレジスタを図1に示した第1実施例の垂直走査回路に適用して第2実施例の固体撮像装置を構成した場合について説明する。 Next, when the solid-state image-sensing device of the second embodiment is applied to the vertical scanning circuit of the first embodiment showing a shift register having an operation mode shown in FIGS. 12 and 13 in FIG. 1 It will be described. 第2実施例の固体撮像装置においては、いわゆる電子シャッター機能を具備しており、 In the solid-state imaging device of the second embodiment, which comprises a so-called electronic shutter function,
シャッタースピードの情報は垂直走査回路内をシフトするパルスのデューティ比に含まれており、該パルスの立ち上がり及び立ち下がりを検出して画素の読み出しやリセットを行う素子構成となっている。 Information shutter speed is included in the duty ratio of the pulse to shift the vertical scanning circuit, has a device structure for reading and resetting of pixels by detecting the rising and falling of the pulse. このシフトパルスの立ち上がり及び立ち下がりを利用する技術は、本件出願人が特開平3−127567号において既に開示しているものを、本発明においても使用する。 Techniques utilizing the rising and falling of the shift pulse, those present applicant has already disclosed in JP-A-3-127567, also be used in the present invention.

【0023】図12及び図13の動作モードをもつシフトレジスタを用いた場合の固体撮像装置の構成例は、第1及び第2の垂直走査回路5L,5Rの内部構成を除いて、 The configuration example of the solid-state imaging device in the case of using the shift register with the operation mode of FIG. 12 and 13, first and second vertical scanning circuits 5L, except for the internal configuration of 5R,
図8に示した第1実施例と同様となるので、図8を利用して第2実施例を説明する。 Since the same as the first embodiment shown in FIG. 8, a description will be given of a second embodiment by using FIG. 第1フィールドと第2フィールドを識別するフィールドインデックスパルスFI Field index pulse FI identifying the first and second fields
と、第1及び第2の垂直走査回路5L,5Rを駆動するための基本クロックΦ1,Φ2、及び垂直走査スタートパルスΦSTは、走査回路制御クロック発生回路21に入力され、該回路において第1及び第2の垂直走査回路5 When the basic clock Φ1 for driving the first and second vertical scanning circuits 5L, a 5R, .phi.2, and the vertical scanning start pulse ΦST is input to the scanning circuit control clock generating circuit 21, the first and in the circuit the second vertical scanning circuit 5
L,5Rに入力されるパルス群Φ0−L,Φ1−L,Φ L, pulse group .phi.0-L to be inputted to the 5R, Φ1-L, Φ
2−L,ΦST−L及びΦ0−R,Φ1−R,Φ2−R, 2-L, ΦST-L and Φ0-R, Φ1-R, Φ2-R,
ΦST−Rにそれぞれ加工され、それぞれ第1及び第2の垂直走査回路5L,5Rに入力されるように構成されている。 .Phi.ST-R to be processed are constituted so as to input each of the first and second vertical scanning circuits 5L, the 5R.

【0024】次に、このように構成されている固体撮像装置におけるインターレース走査時の動作を、図14,15 Next, an operation at the time of interlace scanning in the solid-state imaging device configured in this manner, FIGS. 14 and 15
に示すタイミング図を用いて説明する。 It will be described with reference to a timing chart shown in. なお図14及び図 Note 14 and
15は本来一体的なものを分割したもので、点線で示すタイミングは同一のタイミングを示している。 15 obtained by dividing what integral nature, timing shown by the dotted line shows the same timing. インターレース・モードにおいては、走査回路制御クロック発生回路21において、基本クロックΦ1はそのままΦ0−L, In interlace mode, the scanning circuit control clock generating circuit 21, the basic clock Φ1 intact .phi.0-L,
Φ1−L、及びΦ0−R,Φ1−Rとして出力され、また基本クロックΦ2はそのままΦ2−L,Φ2−Rとして出力される。 .Phi.1-L, and .phi.0-R, is output as .phi.1-R, also the basic clock .phi.2 is output as .phi.2-L, as .phi.2-R. 更に、フィールドインデックスパルスF In addition, field index pulse F
Iがローレベルである第1フィールドにおいては、第1 In the first field I is at a low level, the first
の垂直走査回路5Lに入力されるスタートパルスΦST− Start pulse input of the vertical scanning circuit 5L FaiST-
Lは、第2の垂直走査回路5Rに入力されるスタートパルスΦST−Rよりも、基本クロックΦ1の1周期分先行して入力されるように制御される。 L is than the second start pulse .phi.ST-R that is input to the vertical scanning circuit 5R, is controlled so as to be inputted in advance one cycle of the basic clock .phi.1. これにより第1の垂直走査回路5L及び第2の垂直走査回路5Rの中をシフトするパルスは、基本クロックΦ1の1周期分の位相差を有するため、シフトパルスの立ち上がり遷移を検出して生成される、クロックΦ1の立ち上がりからクロックΦ0の立ち上がりの間にわたるパルスS1−L,S2− Thus it pulses to shift in the first vertical scanning circuit 5L and the second vertical scanning circuit 5R, since having a phase difference of one cycle of the basic clock .phi.1, is generated by detecting the rising transition of the shift pulse that, the pulse S1-L extending between the rise of the clock Φ1 rise of the clock .phi.0, S2-
L,S3−L,・・・S1−R,S2−R,S3−Rで選択される選択行すなわち垂直選択線はL1,L2とR L, S3-L, ··· S1-R, S2-R, S3-R selected selected row or vertical selection lines L1, L2 and R
1,L3とR2,・・・ の順番となる。 1, L3 and R2, the order of the .... またシフトパルスの立ち下がり遷移を検出して生成されるパルスはクロックΦ2の立ち上がりからクロックΦ1の立ち上がりの間にわたり、垂直選択線をL1,L2とR1,L3とR The pulse generated by detecting the falling transition of the shift pulses over a period from the rising of the clock Φ2 rise of the clock .phi.1, the vertical selection lines L1, L2 and R1, L3 and R
2,・・・ の順番で選択するように出力される。 2, is output to select in the order of ....

【0025】よって、クロックΦ1の立ち上がりからクロックΦ1の立ち上がりの間にわたる周期、つまり水平走査期間1周期の中を、クロックΦ1の立ち上がりからクロックΦ2の立ち上がりの間にわたる期間を画素からのデータの読み出しに、クロックΦ2の立ち上がりからクロックΦ1の立ち上がりの間にわたる期間を画素データのリセットに用いるようにイメージセンサを構成すれば、スタートパルスΦSTがハイレベルである期間だけ、 [0025] Thus, the period extending between the leading edge of the clock .phi.1 from the rising of the clock .phi.1, i.e. through the horizontal scanning period one cycle, the read data a time period from the pixel extending between the rise of the clock .phi.1 rise of the clock Φ2 if up an image sensor for use from the rising of the clock Φ2 period extending between the leading edge of the clock Φ1 to reset the pixel data, the start pulse ΦST by a period at a high level,
第1の実施例に比べ画素信号を得るための露光時間が短縮されることになる。 So that the exposure time for obtaining a pixel signal than that of the first embodiment is reduced.

【0026】一方、フィールドインデックスパルスFI [0026] On the other hand, field index pulse FI
がハイレベルである第2フィールドにおいては、走査回路制御クロック発生回路21により、第1の垂直走査回路5Lに入力されるスタートパルスΦST−Lと第2の垂直走査回路5Rに入力されるスタートパルスΦST−Rの位相が同一となるように制御されて入力される。 In the second field row it has high level, the scanning circuit control clock generating circuit 21, a start pulse input to the first start pulse .phi.ST-L and second vertical scanning circuits 5R inputted to the vertical scanning circuit 5L phase of .phi.ST-R are inputted are controlled to be identical. このため第1の垂直走査回路5L及び第2の垂直走査回路5Rのなかをシフトするパルスは同一のタイミングとなり、シフトパルスの立ち上がり遷移を検出して生成される、クロックΦ1の立ち上がりからクロックΦ0の立ち上がりの間にわたる行選択パルスで選択される選択行、すなわち垂直選択線はL1とR1,L2とR2,L3とR3, Therefore pulse to shift the among the first vertical scanning circuit 5L and the second vertical scanning circuit 5R becomes the same timing, is generated by detecting the rising transition of the shift pulses from the rising of the clock Φ1 clocks Φ0 select row selected by the row selection pulse over during the rising, i.e., the vertical selection line L1 and R1, L2 and R2, L3 and R3,
・・・ の順番となる。 The order of the .... またシフトパルスの立ち下がり遷移を検出して生成される行選択パルスは、クロックΦ2の立ち上がりからクロックΦ1の立ち上がりの間にわたり、垂直選択線をL1とR1,L2とR2,L3とR The row select pulse generated by detecting the falling transition of the shift pulses, over a period from the rise of the clock Φ2 rise of the clock .phi.1, the vertical selection line L1 and R1, L2 and R2, L3 and R
3,・・・ の順番で選択するように出力される。 3, is output to select in the order of ....

【0027】よって、フィールドインデックスパルスF [0027] Thus, the field index pulse F
Iがローレベルである第1フィールドの場合と同様に、 As with the first field I is at a low level,
クロックΦ1の立ち上がりからクロックΦ1の立ち上がりの間にわたる周期、つまり水平走査期間1周期の中を、クロックΦ1がハイレベルの期間を画素からのデータの読み出しに、クロックΦ1がローレベルの期間を画素データのリセットに用いるようにイメージセンサを構成すれば、スタートパルスΦSTがハイレベルである期間だけ、第1の実施例に比べ画素信号を得るための露光時間が短縮されることになる。 Period extending between the leading edge of the clock .phi.1 from the rising of the clock .phi.1, i.e. through the horizontal scanning period one cycle, the read data clock .phi.1 from pixels high-level period, pixel data clock .phi.1 is a period of low level by configuring the image sensor as used to reset the start pulse ΦST by a period at a high level, so that the exposure time for obtaining a pixel signal than that of the first embodiment is reduced. なお、この機能を実現するための垂直走査回路のユニットの具体的な構成例については、図19,図20,図21をもとに後述する。 A specific configuration example of a unit of a vertical scanning circuit for realizing this function, 19, 20, described later on the basis of FIG. 21.

【0028】以上のように垂直走査回路を駆動することにより、最も一般的なインターレース走査、つまり、フィールド毎に加算される垂直方向の2画素の組み合わせが異なる2行混合読み出しが実現され、しかもイメージセンサに外部から印加するスタートパルスの幅を変えることにより、画像信号を出力するための露光時間を通常のフィールド周期よりも短縮することが可能となるので、オンチップの電子シャッターが実現できることになる。 [0028] By driving the vertical scanning circuit as described above, the most common interlaced scanning, i.e., the combination of two pixels in the vertical direction is added for each field is different two rows mixing reading is achieved, moreover Image by varying the width of the start pulse applied externally to the sensor, since the exposure time for outputting the image signal can be reduced than the usual field period, so that the on-chip electronic shutter can be realized .

【0029】次に、図16及び図17に示すタイミング図を用いノンインターレース走査時の動作を説明する。 [0029] Next, the operation at the time of non-interlaced scanning with a timing diagram shown in FIG. 16 and FIG. 17. なお、図16と図17は本来一体的なものを分割したもので、 Incidentally, the original 16 and 17 obtained by dividing what integral,
点線で示しているタイミングは同一のタイミングである。 Timing is shown with a dotted line are the same timing. 第1及び第2の垂直走査回路5L,5Rを駆動するための基本クロックΦ1,Φ2及び垂直走査スタートパルスΦSTは、走査回路制御クロック発生回路21に入力され、該回路21において第1及び第2の垂直走査回路5 Basic clock Φ1 for driving the first and second vertical scanning circuits 5L, 5R, .phi.2 and the vertical scanning start pulse .phi.ST, scanning circuit control clock generating circuit 21 is input to the first and second in the circuit 21 vertical scanning circuit 5 of
L,5Rに入力されるパルス群Φ0−L,Φ1−L,Φ L, pulse group .phi.0-L to be inputted to the 5R, Φ1-L, Φ
2−L,ΦST−L及びΦ0−R,Φ1−R,Φ2−R, 2-L, ΦST-L and Φ0-R, Φ1-R, Φ2-R,
ΦST−Rにそれぞれ加工され、それぞれ第1及び第2の垂直走査回路5L,5Rに入力される。 Are processed respectively .phi.ST-R, first and second vertical scanning circuits 5L, respectively, are input to the 5R. ノンインターレース・モードにおいては、基本クロックΦ1はそのままΦ0−L及びΦ0−Rとして出力され、また基本クロックΦ2はそのままΦ2−L,Φ2−Rとして出力される。 In non-interlaced mode, the basic clock Φ1 is output as it is .phi.0-L and .phi.0-R, also the basic clock .phi.2 is output as .phi.2-L, as .phi.2-R. しかしながら前述のインターレース走査時とは異なり、Φ1−L及びΦ1−Rは、基本クロックΦ1のハイレベルが1周期毎に失われた形で供給される。 However, unlike the time of the above-mentioned interlaced scanning, .phi.1-L and .phi.1-R are supplied in the form of a high level of the basic clock .phi.1 is lost every cycle. しかも、 In addition,
Φ1−LとΦ1−Rはそれぞれの周期の半周期分、すなわち基本クロックΦ1の1周期分だけ位相がずれたタイミングとなっている。 .Phi.1-L and .phi.1-R is a half cycle of each cycle, that is, a timing at which the phase is shifted by one cycle of the basic clock .phi.1.

【0030】このようなパルス群を第1及び第2の垂直走査回路5L,5Rに印加することにより、各垂直走査回路5L,5Rのシフトレジスタを構成するパルスシフトユニット29AはΦ1−LないしΦ1−RとΦ2−LないしΦ2−Rにより駆動されるので、パルスシフトの周期はΦ1−LないしΦ1−Rの周期:T 1 =2・T 2 [0030] Such a pulse group first and second vertical scanning circuits 5L, by applying to the 5R, the vertical scanning circuit 5L, pulse shift unit 29A constituting a shift register of the 5R is to not .phi.1-L .phi.1 since -R and driven by .phi.2-L to .phi.2-R, the period of the cycle of the pulse shifts to not Φ1-L Φ1-R: T 1 = 2 · T 2 =
2・T 0となり、一方、シフトパルスの立ち上がり遷移を検出してパルスを発生する出力パルス生成ユニット29 2 · T 0. On the other hand, the output pulse generating unit for generating a pulse by detecting the rising transition of the shift pulse 29
Bは、Φ0−L又はΦ0−R、及びパルスシフトユニット29Aの出力により駆動されるので、シフトパルスの立ち上がり遷移を検出して生成される選択パルスの幅は、 B is .phi.0-L or .phi.0-R, and are driven by the output of the pulse shift unit 29A, the width of the selection pulse generated by detecting the rising transition of the shift pulse,
Φ0−L又はΦ0−RとΦ2−L又はΦ2−Rの周期: Period of .phi.0-L or .phi.0-R and .phi.2-L or .phi.2-R:
0 =T 2 =T 1 /2となる。 The T 0 = T 2 = T 1 /2. よって、シフトパルスの立ち上がり遷移を検出して生成される選択パルスで選択される行、すなわち垂直選択線はL1,R1,L2,R Therefore, the line selected by the selection pulse that is generated by detecting the rising transition of the shift pulses, i.e. the vertical selection line L1, R1, L2, R
2,L3,R3,・・・ の順番となる。 2, L3, R3, become the order of .... またシフトパルスの立ち下がり遷移を検出して生成される選択パルスは、 The selection pulse generated by detecting the falling transition of the shift pulse,
Φ2−L又はΦ2−Rの立ち上がりからΦ0−L又はΦ From the rise of .phi.2-L or Φ2-R Φ0-L or Φ
0−Rの立ち上がりの間、及びΦ0−L又はΦ0−Rの立ち下がりからΦ1−L又はΦ1−Rの立ち上がりの間にわたり、垂直選択線をL1,R1,L2,R2,L During the rise of 0-R, and .phi.0-L or from .phi.0-R fall of over a period of rise of the .phi.1-L or .phi.1-R, the vertical selection line L1, R1, L2, R2, L
3,R3,・・・ の順番で選択するように出力される。 3, R3, is output to select in the order of ....

【0031】よって、クロックΦ1の立ち上がりからクロックΦ1の立ち上がりの間にわたる周期、つまり水平走査期間1周期の中を、クロックΦ1がハイレベルの期間を画素からのデータの読み出しに、クロックΦ1がローレベルの期間を画素データのリセットに用いるようにイメージセンサを構成すれば、スタートパルスΦSTがハイレベルである期間だけ、第1の実施例に比べ画素信号を得るための露光時間が短縮されることになる。 [0031] Thus, the period extending between the leading edge of the clock .phi.1 from the rising of the clock .phi.1, i.e. through the horizontal scanning period one cycle, the read data clock .phi.1 from pixels in the high level period of the clock .phi.1 is low by configuring the image sensor as used to reset the pixel data period, for the period start pulse ΦST is at a high level, that exposure time for obtaining a pixel signal is shortened compared with the first embodiment Become. なお、 It should be noted that,
この機能を実現するための垂直走査回路のユニットの具体的な構成例については、図19,図20,図21をもとに後述する。 A specific configuration example of a unit of a vertical scanning circuit for realizing this function, 19, 20, described later on the basis of FIG. 21.

【0032】以上のように垂直走査回路を駆動することにより、イメージセンサの全ての画素の信号を縦方向の隣接画素の信号と混合することなく独立に、しかも逐次読み出す、いわゆるノンインターレース読み出しが実現され、しかもイメージセンサに外部から印加するスタートパルスの幅を変えることにより、画像信号を出力するための露光時間を通常の露光周期よりも短縮することが可能となるので、オンチップの電子シャッターが実現できることになる。 [0032] By driving the vertical scanning circuit as described above, independently without mixing the signals of all the pixels of the image sensor and the longitudinal direction of the signals of adjacent pixels, moreover read sequentially, so-called non-interlaced reading realized It is, moreover by varying the width of the start pulse applied from the outside to the image sensor, since the exposure time for outputting the image signal can be reduced than the normal exposure period, the on-chip electronic shutter of so that can be realized.

【0033】以上説明した各実施例における各走査モードの切り替えのための走査回路制御クロック発生回路21 The scanning circuit for switching the scanning modes in each embodiment described above the control clock generating circuit 21
は、簡単な論理回路によって実現可能であり、例えば、 Can be implemented by a simple logic circuit, for example,
図18に示すような構成とすれば、センサと同一基板上に、殆ど面積を増大させることなく形成することができる。 If a configuration as shown in FIG. 18, the sensor on the same substrate can be formed without increasing the most area. 特にCMDイメージセンサのようにCMOSFET CMOSFET especially as CMD image sensor
による走査回路を内蔵している場合には、クロック・ドライバーもCMOSFETで構成可能なため、上述の制御クロック発生回路をCMOSFETで構成し、クロック・ドライバーと共にセンサと同一基板上に形成することは、極めて容易である。 If it has a built-in scanning circuit by, since the clock driver also configurable in CMOSFET, a control clock generating circuit of the above configuration in CMOSFET, by forming the sensor over the same substrate together with the clock drivers, it is very easy. なお、図18において、INT Incidentally, in FIG. 18, INT
は走査モードを制御する信号であり、インターレース走査の場合はローレベル、ノンインターレース走査の場合はハイレベルに設定することにより、外部より簡単に走査モードを切り替えることができる。 Is a signal for controlling the scan mode, the low level in the case of interlaced scanning, by setting a high level in the case of non-interlaced scanning, it is possible to easily switch between scan mode from the outside.

【0034】次に、本発明を増幅型固体撮像素子であるCMD受光素子を用いたイメージセンサに適用した場合の垂直走査回路のユニットについて説明する。 Next, a description will be given of the unit of the vertical scanning circuit in the case of applying the present invention to an image sensor using the CMD light receiving element is amplified solid-state imaging device. CMD受光素子から映像信号を出力させる場合、2次元アレイ状に配列されたCMD受光素子の各行の共通ゲートラインに印加する信号としては、蓄積電圧VSS、オーバーフロー電圧VOF、読み出し電圧VRD、リセット電圧V If the CMD light receiving element to output a video signal, as the signal applied to the common gate line of each row of CMD light receiving elements arranged in a two-dimensional array, the storage voltage VSS, the overflow voltage VOF, the read voltage VRD, the reset voltage V
RSTの4つの電圧を時系列に組み合わせたパルスが必要とされる。 Pulse combined in a time series of four voltage RST is required. まず、最も一般的な読み出し方式の場合を説明する。 First, the case of the most common reading scheme. 非選択行においては、映像信号の水平有効期間中は蓄積電圧VSS、水平帰線期間中はオーバーフロー電圧VOFとなり、また、選択行においては、映像信号の水平有効期間中は読み出し電圧VRD、水平帰線期間中はリセット電圧VRSTが必要とされている。 In the non-selected rows, the horizontal effective period in the accumulated voltage VSS of the video signal, the horizontal during retrace period overflow voltage VOF becomes also, in the selected row during the horizontal effective period of the video signal read voltage VRD, horizontal retrace during the line period is required reset voltage VRST. 以上のような信号をCMD受光素子のゲートに印加するために、前述した選択/非選択の2値の理論出力が各走査段から得られる構成の回路と、図19に示すようなレベル・ In order to apply the signals as described above to the gate of the CMD light receiving elements, and a circuit configuration theoretical binary outputs selection / non-selection described above can be obtained from each scanning stage, level as shown in FIG. 19
ミックス回路とを備えた垂直走査回路が用いられる。 A vertical scanning circuit and a mixing circuit is used. Drawing
19において、31がパルスシフトユニット、33がレベル・ In 19, 31 is a pulse shift unit, 33 level
ミックス回路である。 It is a mix circuit. この構成においてはクロックΦ1 In this configuration the clock Φ1
のハイレベルが映像信号の有効期間に、ローレベルが水平帰線期間に対応している。 High level enable period of the video signal, the low level corresponds to the horizontal retrace period.

【0035】しかしながら、図19に示したCMDイメージセンサの一般的な垂直走査回路の構成例は、パルスシフトユニット内をシフトするクロックパルスの幅が1クロック分であることを前提としており、本発明のようなパルスシフトユニット内をシフトするクロックパルスの幅が1クロック分以上であることを前提とした場合には、図20に示すように、パルスシフトユニット31と、C [0035] However, the configuration example of a general vertical scanning circuit CMD image sensor shown in FIG. 19 is based on the premise that the width of the clock pulses for shifting the pulse in the shift unit is one clock, the present invention If the pulse width of the clock pulses to shift the shift unit as is assumed that at least one clock, as shown in FIG. 20, a pulse shift unit 31, C
MD受光素子のゲートラインに印加するパルスが出力される端子Gi を有するレベル・ミックス回路33の間に、 During the level mixing circuit 33 having a terminal Gi of pulses applied to the gate lines of the MD light receiving element is output,
出力パルス生成ユニット32を設けることが必要となる。 It is necessary to provide an output pulse generating unit 32.
この図20に示す構成のパルスシフトユニット31と出力パルス生成ユニット32及び出力パルス生成ユニット32の出力にインバータを加えた部分を示し説明したのが、図5 To that shown and described parts plus an inverter to the output of FIG. 20 shows configuration of a pulse shift unit 31 and the output pulse generating unit 32 and the output pulse generating unit 32, FIG. 5
に示した第1実施例の垂直走査回路の構成の一部である。 Which is part of the configuration of the vertical scanning circuit of the first embodiment shown in. このように構成することにより、図21に示すように、クロックΦ1のパルスのハイレベル期間中に映像信号の有効期間が入るようなパルス位相の設定を行えば、 With this configuration, as shown in FIG. 21, by performing the setting of the pulse phase so that it contains a valid period of the video signal during the high level period of the pulse of the clock .phi.1,
従来例と同様な選択シーケンスによりインターレース走査における映像信号が得られると共に、ノンインターレース走査における映像信号も得られることは明らかである。 Together with the video signal in the interlace scanning by the same selection sequence in the conventional example is obtained, it is clear that also obtained video signal in non-interlaced scanning.

【0036】次に、図11に示した第2実施例の垂直走査回路のパルスシフトユニットと出力パルス生成ユニットにレベル・ミックス回路を接続した場合の構成を、図22 Next, the configuration of the case of connecting the level mixing circuit into a pulse shift unit and the output pulse generating unit of the vertical scanning circuit of the second embodiment shown in FIG. 11, FIG. 22
に基づいて説明する。 It will be described with reference to. 図22において、31はパルスシフトユニット、42は出力パルス生成ユニット、33はレベル・ In Figure 22, the pulse shifting unit 31, 42 is the output pulse generating unit, 33 is level
ミックス回路である。 It is a mix circuit. この場合、CMD受光素子のゲートラインに印加されるパルス波形は、図23に示すようになるので、クロックパルスΦ1のハイレベル期間中に映像信号の有効期間が入るようなパルス位相の設定を行えば、従来例と同様な選択シーケンスによりインターレース走査における映像信号が得られると共に、ノンインターレース走査における映像信号も得られ、更には、両走査モードにおいて垂直走査パルスの時間幅により、CM In this case, the pulse waveform applied to the gate lines of the CMD light receiving elements, since as shown in FIG. 23, line setting of pulse phase so that it contains a valid period of the video signal during the high level period of the clock pulse Φ1 eg to the conventional example similar selection sequence together with the video signal in the interlace scanning is obtained, the video signal in non-interlaced scanning is also obtained, further, by the time width of the vertical scanning pulse in both scan mode, CM
D受光素子の露光時間を制御できるので電子シャッター機能も実現できることは明らかである。 Electronic shutter function can be controlled exposure time of the D light receiving element also is clear it can be realized.

【0037】このレベル・ミックス回路は、本件出願人が出願した特願平4−56076号において、従来例として開示している回路構成であるが、同出願における発明の実施例として開示されている回路構成を始めとして、上記の4値のパルスを発生するレベル・ミックス回路であれば、同様の接続により同様の効果が得られることは明らかである。 [0037] The level mixing circuit, in Japanese Patent Application No. 4-56076 which present applicant has filed, is a circuit arrangement which is disclosed as a conventional example, is disclosed as an embodiment of the invention in that application including the circuit configuration, if the level mixing circuit for generating a pulse of 4 values ​​above, it is apparent that the same effect in the same connection can be obtained.

【0038】また、上記実施例では、出力パルス生成ユニットとしては他の構成のダイナミック論理を用いた回路を始め、スタティック論理を用いた回路構成を利用することが可能であることは言うまでもない。 [0038] In the above embodiment, the output pulse generating unit began circuit using the dynamic logic of other configurations, it is needless to say that can utilize the circuit configuration using a static logic.

【0039】 [0039]

【発明の効果】以上実施例に基づいて説明したように、 As it described based on the above embodiments, according to the present invention,
本発明に係る固体撮像装置によれば、従来どおりのインターレース走査における映像信号が得られると共に、ノンインターレース走査における映像信号も得られ、また走査モードの切り替え時に走査回路制御クロック発生回路に加えるクロックの変更をする必要がなく、走査モードによって画質に差がでず、更には、両走査モードにおいて電子シャッター機能をもたせた固体撮像装置を実現することができる。 According to the solid-state imaging device according to the present invention, together with the video signal in the conventional manner of interlace scanning is obtained, the video signal in non-interlaced scanning is also obtained, and the clock applied to the scanning circuit control clock generating circuit when switching the scanning modes there is no need to change, without difference appears in the image quality by the scan mode, and further, it is possible to realize a solid-state imaging device remembering an electronic shutter function in both scan mode.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係る固体撮像装置の第1実施例の概略構成を示す回路構成図である。 1 is a circuit diagram showing a schematic configuration of a first embodiment of a solid-state imaging device according to the present invention.

【図2】一般的なシフトレジスタの構成例を示す回路構成図である。 2 is a circuit diagram showing a configuration example of a general shift register.

【図3】図2に示したシフトレジスタを模式的に示す概念図である。 3 is a conceptual diagram schematically showing a shift register shown in FIG.

【図4】図2に示したシフトレジスタの動作を説明するためのタイミング図である。 4 is a timing diagram illustrating the operation of the shift register shown in FIG.

【図5】第1実施例の垂直走査回路の一部を示す図である。 5 is a diagram showing a part of a vertical scanning circuit of the first embodiment.

【図6】図5に示した垂直走査回路の動作を説明するためのタイミング図である。 6 is a timing diagram illustrating the operation of the vertical scanning circuit shown in FIG.

【図7】図5に示した垂直走査回路の他の動作モードを説明するためのタイミング図である。 7 is a timing diagram for explaining another mode of operation of the vertical scanning circuit shown in FIG.

【図8】図1に示した第1実施例の具体的な構成例を示す図である。 8 is a diagram showing a specific configuration example of the first embodiment shown in FIG.

【図9】図8に示した第1実施例のインターレース走査時の動作を説明するためのタイミング図である。 9 is a timing chart for explaining the operation in interlace scanning of the first embodiment shown in FIG.

【図10】図8に示した第1実施例のノンインターレース走査時の動作を説明するためのタイミング図である。 10 is a timing chart for explaining the operation in non-interlaced scanning of the first embodiment shown in FIG.

【図11】第2実施例の垂直走査回路の一部を示す図である。 11 is a diagram showing a part of a vertical scanning circuit of the second embodiment.

【図12】図11に示した垂直走査回路の動作を説明するためのタイミング図である。 12 is a timing diagram illustrating the operation of the vertical scanning circuit shown in FIG. 11.

【図13】図11に示した垂直走査回路の他の動作モードを説明するためのタイミング図である。 13 is a timing chart for explaining another mode of operation of the vertical scanning circuit shown in FIG. 11.

【図14】第2実施例の固体撮像装置のインターレース走査時の動作を説明するためのタイミングの一部を示す図である。 14 is a diagram showing a part of the timing for explaining the operation in interlace scanning of the solid-state imaging device of the second embodiment.

【図15】第2実施例の固体撮像装置のインターレース走査時の動作を説明するためのタイミングの他の部分を示す図である。 15 is a diagram showing another part of the timing for explaining the operation in interlace scanning of the solid-state imaging device of the second embodiment.

【図16】第2実施例の固体撮像装置のノンインターレース走査時の動作を説明するためのタイミングの一部を示す図である。 16 is a diagram showing a part of the timing for explaining the operation in non-interlaced scanning of the solid-state imaging device of the second embodiment.

【図17】第2実施例の固体撮像装置のノンインターレース走査時の動作を説明するためのタイミングの他の部分を示す図である。 17 is a diagram showing another part of the timing for explaining the operation in non-interlaced scanning of the solid-state imaging device of the second embodiment.

【図18】走査回路制御クロック発生回路の構成例を示す回路図である。 18 is a circuit diagram showing a configuration example of the scanning circuit control clock generating circuit.

【図19】CMDイメージセンサに用いる一般的な垂直走査回路の構成例を示す図である。 19 is a diagram showing a configuration example of a typical vertical scanning circuit used in the CMD image sensor.

【図20】本発明をCMDイメージセンサに適用した実施例における垂直走査回路の構成例を示す図である。 [20] The present invention is a diagram illustrating a configuration example of a vertical scanning circuit in the embodiment is applied to a CMD image sensor.

【図21】図20に示した垂直走査回路の動作を説明するためのタイミング図である。 21 is a timing diagram illustrating the operation of the vertical scanning circuit shown in FIG. 20.

【図22】本発明をCMDイメージセンサに適用した実施例における垂直走査回路の他の構成例を示す図である。 It is a diagram illustrating another configuration example of a vertical scanning circuit in the embodiment Figure 22 the present invention is applied to the CMD image sensor.

【図23】図22に示した垂直走査回路の動作を説明するためのタイミング図である。 23 is a timing diagram illustrating the operation of the vertical scanning circuit shown in FIG. 22.

【図24】従来の固体撮像装置の構成例を示す構成図である。 FIG. 24 is a configuration diagram showing a configuration example of a conventional solid-state imaging device.

【図25】従来の走査モード切り替え可能な固体撮像装置の構成例を示す構成図である。 FIG. 25 is a diagram illustrating an example of the structure of a conventional scan mode switchable solid-state imaging device.

【図26】従来の走査モード切り替え可能な固体撮像装置の他の構成例を示す構成図である。 Figure 26 is a block diagram showing another configuration example of a conventional scan mode switchable solid-state imaging device.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 画素 2 水平走査回路 3 水平選択スイッチ 4 出力信号線 5L 第1の垂直走査回路 5R 第2の垂直走査回路 19 シフトレジスタユニット 19A パルスシフトユニット 19B 出力パルス生成ユニット 21 走査回路制御クロック発生回路 1 pixel 2 horizontal scanning circuit 3 horizontal selection switch 4 output signal lines 5L first vertical scanning circuit 5R second vertical scanning circuit 19 shift register unit 19A pulse shift unit 19B outputs the pulse generating unit 21 scanning circuit control clock generating circuit

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 2次元アレイ状に配列された複数個の光電変換素子と、列方向に配列された前記光電変換素子に対応して設けられた水平選択線群と、該水平選択線群を介して列方向に配列された光電変換素子の走査を行う水平走査回路と、行方向に配列された前記光電変換素子に対応して設けられた垂直選択線群と、該垂直選択線群を介して行方向に配列された光電変換素子の走査を行う第1及び第2の垂直走査回路とを有する固体撮像装置において、前記第1及び第2の垂直走査回路はそれぞれ複数段の走査ユニットによって構成されており、第1の垂直走査回路の各走査ユニットを前記垂直選択線群の奇数番目の各垂直選択線に対して1対1に対応させると共に、 And 1. A plurality of which are arranged in a two-dimensional array the photoelectric conversion element, and the horizontal selection line group provided corresponding to the photoelectric conversion elements arranged in a column direction, a horizontal selection line group through the horizontal scanning circuit performs scanning of the photoelectric conversion elements arranged in a column direction, and vertical selection line group provided corresponding to the photoelectric conversion elements arranged in a row direction, the said vertical select line group through configuration in the solid-state imaging device having a first and second vertical scanning circuit performs scanning of the photoelectric conversion elements arranged in a row direction, by the first and second is the vertical scanning circuit scanning unit of each of a plurality of stages Te It is, causes one-to-one correspondence with respect to the first odd-numbered each vertical selection line of the vertical selection line group of the scanning unit of a vertical scanning circuit,
    第2の垂直走査回路の各走査ユニットを前記垂直選択線群の偶数番目の各垂直選択線に対して1対1に対応させ、更に前記第1及び第2の垂直走査回路を駆動するためのクロック群を制御して走査モードを切り替える制御クロック発生手段を設けたことを特徴とする固体撮像装置。 Is a one-to-one correspondence with respect to the second even-numbered each vertical selection line of the vertical selection line group of the scanning unit of the vertical scanning circuit, further for driving said first and second vertical scanning circuit a solid-state imaging apparatus characterized by providing the control clock generating means for switching the scan mode by controlling the clock group.
  2. 【請求項2】 前記制御クロック発生手段は、前記第1 Wherein said control clock generating means, said first
    及び第2の垂直走査回路を駆動するためのクロック群の一部の周波数を変化させて走査モードを切り替えることを特徴とする請求項1記載の固体撮像装置。 And a second solid-state imaging device according to claim 1, wherein the switching the scan mode by changing the portion of the frequency of the clock group for driving the vertical scanning circuit.
  3. 【請求項3】 前記制御クロック発生手段は、前記第1 Wherein said control clock generating means, said first
    及び第2の垂直走査回路を駆動するためのクロック群の一部の位相関係を変化させて走査モードを切り替えることを特徴とする請求項1記載の固体撮像装置。 And a second solid-state imaging device according to claim 1, wherein the changing part of the phase relationship between the clock group for driving the vertical scanning circuit and switches the scan mode.
  4. 【請求項4】 請求項2記載の固体撮像装置において、 4. The solid-state imaging device according to claim 2, wherein,
    周波数が変化するクロックの周波数は、その他のクロックの周波数の半分であることを特徴とする固体撮像装置。 The frequency of the clock frequency is changed, the solid-state imaging device which is a half the frequency of the other clock.
  5. 【請求項5】 請求項3記載の固体撮像装置において、 5. A solid-state imaging device according to claim 3, wherein,
    位相関係が変化するクロックの位相差は、該クロックの周期の1/2であることを特徴とする固体撮像装置。 The phase difference between the clock phase relationship changes to a solid-state imaging device which is a half of the period of the clock.
  6. 【請求項6】 前記光電変換素子としてCMDを用い、 6. Using CMD as the photoelectric conversion element,
    前記制御クロック発生手段を前記第1及び第2の垂直走査回路と共に光電変換素子アレイと同一基板上に形成したことを特徴とする請求項1記載の固体撮像装置。 The solid-state imaging device according to claim 1, characterized in that the formation of the control clock generating means to the first and the photoelectric conversion element array on the same substrate together with the second vertical scanning circuit.
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