JPS59155967A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59155967A JPS59155967A JP58030351A JP3035183A JPS59155967A JP S59155967 A JPS59155967 A JP S59155967A JP 58030351 A JP58030351 A JP 58030351A JP 3035183 A JP3035183 A JP 3035183A JP S59155967 A JPS59155967 A JP S59155967A
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- diffusion region
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- oxide film
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000007667 floating Methods 0.000 claims abstract description 32
- 238000009792 diffusion process Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000010354 integration Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- 238000010276 construction Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特に電気的消去可能Ｐ
ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌ
ｅ ＰｒｏｇｒｌＬｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ、以下Ｅ２ＦＲＯＭと略称する）の−セル構
造に係る。
ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌ
ｅ ＰｒｏｇｒｌＬｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ、以下Ｅ２ＦＲＯＭと略称する）の−セル構
造に係る。
Ｅ２ＦＲＯＭセルについては従来がら多数の提案がなさ
れているが、このうちフローティングダートにＦｏｗｌ
ｅｒ −Ｎｏｒｄｈｅｉｍ電流（以下、トンネル電流と
称する）を用いて書き込みあるいは消去を行なうものが
知られている。
れているが、このうちフローティングダートにＦｏｗｌ
ｅｒ −Ｎｏｒｄｈｅｉｍ電流（以下、トンネル電流と
称する）を用いて書き込みあるいは消去を行なうものが
知られている。
こうしたＥ２ＦＲＯＭセルは第１図の等価回路に示すよ
うにコントロールグー） ＣＧ及びフローティンググー
） ＦＧを有するトランジスタ（以下、フローティング
ダート付きトランジスタと称する）Ｔｒｌとセレクトト
ランジスタＴｒ２とかう構成されている。
うにコントロールグー） ＣＧ及びフローティンググー
） ＦＧを有するトランジスタ（以下、フローティング
ダート付きトランジスタと称する）Ｔｒｌとセレクトト
ランジスタＴｒ２とかう構成されている。
従来のＥ ２Ｆ ＲＯＭセルの構造の一例（ＩＥＥＥ
Ｊ、 ｏｆＳｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ
＋ ｖｏｌ、 ＳＣ−１７＋Ａ５ 、Ｏｃｔ。
Ｊ、 ｏｆＳｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ
＋ ｖｏｌ、 ＳＣ−１７＋Ａ５ 、Ｏｃｔ。
１９８２．８２１）を第２図（ａ）に示す平面図及び同
図（ｂ）に示す断面図を参照して説明する。
図（ｂ）に示す断面図を参照して説明する。
図中ｌはＰ型シリコン基板であシ、この基板１表面の図
示しないフィールド酸化膜によシ分離された素子領域に
はＮ＋型ソース領域２、Ｎ＋型ドレイン領域３及びビッ
ト線と接続される炉型ピット線用拡散領域４が互いに電
気的に分離されて形成されている。前記ソース領域２と
ドレイン領域３間のチャネル領域上には極薄酸化％ （
ｔｈｉｎ −ｏｘｉｄｅ ） ５ ｆ介して多結晶シリ
コンからなる７０−ティングダート６が形成されている
。
示しないフィールド酸化膜によシ分離された素子領域に
はＮ＋型ソース領域２、Ｎ＋型ドレイン領域３及びビッ
ト線と接続される炉型ピット線用拡散領域４が互いに電
気的に分離されて形成されている。前記ソース領域２と
ドレイン領域３間のチャネル領域上には極薄酸化％ （
ｔｈｉｎ −ｏｘｉｄｅ ） ５ ｆ介して多結晶シリ
コンからなる７０−ティングダート６が形成されている
。
この７０−チイングケ゛−トロの両端部は図示しないフ
ィールド酸化膜上に延出している。また、この７０−テ
ィングダート６を含むｖｌ職域上は多結晶シリコンから
なる７０−チイングケ゛−トロの熱酸化により形成され
た多結晶シリコン酸化膜７を介してフローティングゲー
ト６より寸法の大きいコントロールケ゛−ト８が形成て
れている。以上の各構成要素から７０−ティンググート
付きトランジスタが構成されている。なお、前記極薄酸
化膜５はトンネル電流が通過し易いようにその膜厚が設
計されている。
ィールド酸化膜上に延出している。また、この７０−テ
ィングダート６を含むｖｌ職域上は多結晶シリコンから
なる７０−チイングケ゛−トロの熱酸化により形成され
た多結晶シリコン酸化膜７を介してフローティングゲー
ト６より寸法の大きいコントロールケ゛−ト８が形成て
れている。以上の各構成要素から７０−ティンググート
付きトランジスタが構成されている。なお、前記極薄酸
化膜５はトンネル電流が通過し易いようにその膜厚が設
計されている。
また、前記ドレイン領域３とビット線用拡散領域４間の
チャネル領域上には厚さ約７００Ｘのダート酸化膜９を
介してセレクトケゞ−ト１０が形成されている。以上の
各構成要素からセレクトトランジスタが構成されている
。
チャネル領域上には厚さ約７００Ｘのダート酸化膜９を
介してセレクトケゞ−ト１０が形成されている。以上の
各構成要素からセレクトトランジスタが構成されている
。
上述したＥ２ＦＲＯＭの動作原理は以下のようなもので
ある。
ある。
すなわち、消去操作においてセレクトトランジスタをＯ
Ｎさせ、ドレイン領域３をＱＶとし、コントロールケ゛
−ト８を高電圧（２０Ｖ程度）にすると極薄酸化膜５を
通過するトンネル電流によってフローティングゲート６
に電子が蓄積され、フローティングゲート付きトランジ
スタのＶＴＨが上昇する。
Ｎさせ、ドレイン領域３をＱＶとし、コントロールケ゛
−ト８を高電圧（２０Ｖ程度）にすると極薄酸化膜５を
通過するトンネル電流によってフローティングゲート６
に電子が蓄積され、フローティングゲート付きトランジ
スタのＶＴＨが上昇する。
一方、書き込み操作においてセレクトトランジスタラＯ
Ｎさせ、それぞれドレイン領域３゛を高電圧、コントロ
ールダート８をＱＶとするとフローティングゲート６中
の電子か極薄酸化膜５を通過してドレイン領域３へ流出
し１．フローティングゲート付きトランジスタのＶＴＨ
が低下する。
Ｎさせ、それぞれドレイン領域３゛を高電圧、コントロ
ールダート８をＱＶとするとフローティングゲート６中
の電子か極薄酸化膜５を通過してドレイン領域３へ流出
し１．フローティングゲート付きトランジスタのＶＴＨ
が低下する。
以上の２状態をそれぞれ論理°゛Ｏ”と°１″に対応さ
せる。
せる。
上述した従来のＥ ＦＲＯＭセルが機能を果たすための
条件はフローティングゲート６の゛Ｌ圧（ＶＦ。）を計
算することによシ定まる。このＶＦＧは容量のカップリ
ングによって定まるが、簡単には第３図に示すようにコ
ントロールケや一ト８とフローティングゲート６Ｉｉｆ
ｌの容量ＣＴ及び７０−テインググート６とチャ坏ル間
の容量ＣＴ０を用いて衣わすことができる。すなわち、
ＱＦをフローティングゲ−トロ内の電荷量とし、コン）
ｌ＝１−ルグート８の電圧をＶＧ、チャ坏ル領域の・電
圧をＶ。
条件はフローティングゲート６の゛Ｌ圧（ＶＦ。）を計
算することによシ定まる。このＶＦＧは容量のカップリ
ングによって定まるが、簡単には第３図に示すようにコ
ントロールケや一ト８とフローティングゲート６Ｉｉｆ
ｌの容量ＣＴ及び７０−テインググート６とチャ坏ル間
の容量ＣＴ０を用いて衣わすことができる。すなわち、
ＱＦをフローティングゲ−トロ内の電荷量とし、コン）
ｌ＝１−ルグート８の電圧をＶＧ、チャ坏ル領域の・電
圧をＶ。
とするとＶＦＧは
となる。
ここで、ＱＦ−０，■ｏ−０の消去開始時にお・いてｖ
ＦＧは ｔ７’ｃ、Ｖ、＝０のプログラム開始時において”ＦＧ
は となる。
ＦＧは ｔ７’ｃ、Ｖ、＝０のプログラム開始時において”ＦＧ
は となる。
したかって、同一のＶ。とＶ。でＶＦＧＯを高く、ＶＦ
ＧＩ金低くするためには ＣＴ ン ＣＴｏ ■が条
件となシ、通常ＣＴ／ＣＴｏ−２〜３に設定される。
ＧＩ金低くするためには ＣＴ ン ＣＴｏ ■が条
件となシ、通常ＣＴ／ＣＴｏ−２〜３に設定される。
なお、Ｖｏ及びｖＧを低電圧に設定することができれば
できるほどセルサイズが縮小できるうえにＬＳＩとして
の一信頼性及び歩留シが向上することはいう壕でもない
。
できるほどセルサイズが縮小できるうえにＬＳＩとして
の一信頼性及び歩留シが向上することはいう壕でもない
。
一方、トンネル電流密度ＪＰＮは電界Ｅを用いて以下の
ように表わすことができる。
ように表わすことができる。
（ここで、ｑ：電荷、ｈニブランク定数、φＢ：バンド
ギャップ２ｍ：質量である。） 上記０式よｐＥが大きいほどＪＦＮが大きくなることが
わかる。フローティングゲート６内に電荷が蓄積される
ためには極薄酸化膜５を通過するトンネル電流１．
と多結晶シリフン酸化膜７を通過するトン坏ル電流工２
との２間に１ＩＩＤＩＩ２１という関係が成立するこ
とが条件であシ、それぞれの電界をＥ１＋Ｅ２ とすれ
ばＩＥＩ Ｉ ＞ ｌＥ２１が必袂粂件となる。例えは
、Ｖｏ＝Ｏ，Ｑ、＝Ｏの時はここで、ＡＴｏは第２図（
ａ）図示の斜線部、すなわち極薄酸化ｍ５上のフローテ
ィングゲート６の面積、ＡＴは７０−テインググート６
の斜線部以外の部分（コントロールダート８と重なった
部分）の面積に対応する。Ｃ−εＡ７／ｄよシ、この条
件は前記条件■に含まれる。
ギャップ２ｍ：質量である。） 上記０式よｐＥが大きいほどＪＦＮが大きくなることが
わかる。フローティングゲート６内に電荷が蓄積される
ためには極薄酸化膜５を通過するトンネル電流１．
と多結晶シリフン酸化膜７を通過するトン坏ル電流工２
との２間に１ＩＩＤＩＩ２１という関係が成立するこ
とが条件であシ、それぞれの電界をＥ１＋Ｅ２ とすれ
ばＩＥＩ Ｉ ＞ ｌＥ２１が必袂粂件となる。例えは
、Ｖｏ＝Ｏ，Ｑ、＝Ｏの時はここで、ＡＴｏは第２図（
ａ）図示の斜線部、すなわち極薄酸化ｍ５上のフローテ
ィングゲート６の面積、ＡＴは７０−テインググート６
の斜線部以外の部分（コントロールダート８と重なった
部分）の面積に対応する。Ｃ−εＡ７／ｄよシ、この条
件は前記条件■に含まれる。
ところで第２図（＝）及び（ｂ）図示の従来のＥ’Ｆ
ＲＯＭにおいて極薄酸化膜５の膜厚はＶＦｏが２０Ｖ程
度で十分なトンネル電流を流すためにはｄｌ＝１００Ｘ
前後の値に設定される。一方、フローティングゲート６
上の多結晶シリコンの酸化膜７は膜質や多結晶シリコン
と酸化膜との界面の影響により信頼性良く薄膜を形成す
ることが困難なため、現状の技術では８００Ｘ程度であ
る。
ＲＯＭにおいて極薄酸化膜５の膜厚はＶＦｏが２０Ｖ程
度で十分なトンネル電流を流すためにはｄｌ＝１００Ｘ
前後の値に設定される。一方、フローティングゲート６
上の多結晶シリコンの酸化膜７は膜質や多結晶シリコン
と酸化膜との界面の影響により信頼性良く薄膜を形成す
ることが困難なため、現状の技術では８００Ｘ程度であ
る。
したがって、例えばＣＴ／ＣＴｏ中２．７に設定すれば
、前記０式より （ＡＴｏ−）Ａ、）／ＡＴｏキ２１．
５となる。このため、２μｍルールを用いてパターンレ
イアウトを行なった第４図から算出すると、極薄酸化膜
５の面積ＡＴ０−２Ｘ１．５＝３（μｍ）、フローティ
ングゲート６の面積ＡＴｏ＋ＡＴ二３Ｘ２１．５＝６４
．５（μｍ）とな９．１セル当たシでは２７２伽２必要
であシ、集積度を上げることが困′難であった。
、前記０式より （ＡＴｏ−）Ａ、）／ＡＴｏキ２１．
５となる。このため、２μｍルールを用いてパターンレ
イアウトを行なった第４図から算出すると、極薄酸化膜
５の面積ＡＴ０−２Ｘ１．５＝３（μｍ）、フローティ
ングゲート６の面積ＡＴｏ＋ＡＴ二３Ｘ２１．５＝６４
．５（μｍ）とな９．１セル当たシでは２７２伽２必要
であシ、集積度を上げることが困′難であった。
また、従来のＥ ２Ｆ ＲＯＭセルにおいてフローティ
ングダート６と多結晶シリコン酸化膜７との界面には多
結晶シリコンのダレイン等に対応する凹凸があり、それ
が電界集中を助長する傾向があるため、前記０式よ多明
らかなようにトンネル電流に影響を及ぼす。すなわち、
ダレイン等のプロセス変動を受は易いファクタがセルの
特性に影響を及はすため、信頼性や歩留シの向上にとっ
て望ましくないという欠点があった。
ングダート６と多結晶シリコン酸化膜７との界面には多
結晶シリコンのダレイン等に対応する凹凸があり、それ
が電界集中を助長する傾向があるため、前記０式よ多明
らかなようにトンネル電流に影響を及ぼす。すなわち、
ダレイン等のプロセス変動を受は易いファクタがセルの
特性に影響を及はすため、信頼性や歩留シの向上にとっ
て望ましくないという欠点があった。
本発明は上記欠点を解消するためになされたものであシ
、同−ｒディンルールで集積度が高く、しかもプロセス
変動を受は易いファクタを除去した信頼性の高い半導体
記憶装置を提供しようとするものである。
、同−ｒディンルールで集積度が高く、しかもプロセス
変動を受は易いファクタを除去した信頼性の高い半導体
記憶装置を提供しようとするものである。
〔発明の概要〕
本発明の半導体記憶装置は、基板表面にソース領域、ド
レイン領域及びビット線用拡散領域の他に、各セルごと
にコントロールゲートと接続するコントロール用の拡散
領域を設は乞とともにこの拡散領域の一部上に薄い絶縁
膜を介してフローティングゲートの一部を配置したこと
を特徴とするものである。
レイン領域及びビット線用拡散領域の他に、各セルごと
にコントロールゲートと接続するコントロール用の拡散
領域を設は乞とともにこの拡散領域の一部上に薄い絶縁
膜を介してフローティングゲートの一部を配置したこと
を特徴とするものである。
こうした構成によれば、コントロール用の拡散領域とフ
ローティングゲート間の容量及びコントロールゲートと
フローティングゲート間の容量の合計がＣ０に対応する
容量となるので７０−テインググートとコントロールゲ
ートとの重な多部分の面積を低減することがで卒、集積
度をあげることができる。また、前記拡散領域とフロー
ティングダート間の容量がＣＴの大部分を占めるように
設計すれば、フローティングダートとコントロールダー
ト間の絶縁膜の膜厚を従来よシも厚くすることができ、
セルの信頼性を向上することができる。
ローティングゲート間の容量及びコントロールゲートと
フローティングゲート間の容量の合計がＣ０に対応する
容量となるので７０−テインググートとコントロールゲ
ートとの重な多部分の面積を低減することがで卒、集積
度をあげることができる。また、前記拡散領域とフロー
ティングダート間の容量がＣＴの大部分を占めるように
設計すれば、フローティングダートとコントロールダー
ト間の絶縁膜の膜厚を従来よシも厚くすることができ、
セルの信頼性を向上することができる。
以下、本発明の実施例を第５図（ａ）及び（ｂ） ’（
ｒ参照して説明する。なお、第５図（ａ）は本発明に係
ルＥ２ＦＲＯＭセルの２μｍルールによるパターン」レ
イアウト図、同図（ｂ）は同図（−）のＢ−Ｂ線に沿う
断面図、同図（ｃ）は同図（ａ）のＣ−Ｃ線に沿う断面
図である。
ｒ参照して説明する。なお、第５図（ａ）は本発明に係
ルＥ２ＦＲＯＭセルの２μｍルールによるパターン」レ
イアウト図、同図（ｂ）は同図（−）のＢ−Ｂ線に沿う
断面図、同図（ｃ）は同図（ａ）のＣ−Ｃ線に沿う断面
図である。
図中２１はＰ型シリコン基板であシ、この基板２１表面
のフィールド酸化膜２２にょＩ）囲まれた素子領域には
炉型ソース領域２３、Ｎ＋型トドレイン領域２４Ｎ＋型
ビット線用拡散領域２５及び後記するコントロールゲー
トと接続される炉型コントロール用拡散領域２６が互い
に電気的に分離されて形成されている。なお、前記ソー
ス領域２３とビット線用拡散領域２５とはセル内におい
て前記ドレイン領域２４を中心として互いに反対側の位
置に配置されておシ、前記ソース領域２３は多数のセル
に延長して形成されている。前記ンース、ドレイン領域
２３．２４間のチャイ・ル領域上及びコントロール用拡
散領域２６の一部上にはそれぞれ極薄酸化膜２ン。
のフィールド酸化膜２２にょＩ）囲まれた素子領域には
炉型ソース領域２３、Ｎ＋型トドレイン領域２４Ｎ＋型
ビット線用拡散領域２５及び後記するコントロールゲー
トと接続される炉型コントロール用拡散領域２６が互い
に電気的に分離されて形成されている。なお、前記ソー
ス領域２３とビット線用拡散領域２５とはセル内におい
て前記ドレイン領域２４を中心として互いに反対側の位
置に配置されておシ、前記ソース領域２３は多数のセル
に延長して形成されている。前記ンース、ドレイン領域
２３．２４間のチャイ・ル領域上及びコントロール用拡
散領域２６の一部上にはそれぞれ極薄酸化膜２ン。
２８を介して多結晶シリコンからなるフローティングゲ
ート２９が形成されている。また、前記ドレイン領域２
４とビット線用拡散領域２６間のチャネル領域上にはダ
ート酸化膜３ｏを介して前記ソース領域２３の延長方向
と平行な方向く延長するようにセレクトゲート３１が形
成されている。また、前Ｇ己フローティングゲート２９
上には多結晶シリコン酸化膜３２を介して前記ソース領
域２３の延長方向と平行な方向に延長するようにコント
ロールｒ −） ａ ａ カ’形成されており、このコ
ントロールゲート３３はコンタクトホール３４を介して
前記コントロール用拡散領域２６と接続している。なお
、第５図（ａ）中フンタクトボール３４はこのセルＶＣ
隣接する他のセルに対称的に形成されたコントロール用
拡散領域と共通して使用される。また、コントロールゲ
ート３３とコントロール用拡散領域２６とは１セル当９
少なくとも１箇所でコンタクトがとられる。更に、全面
にはＣＶＤ酸化膜３５が堆積されておシ、このＣＶＤ酸
化膜３５上には前記ソース領域２３の延長方向と直交す
る方向に延長するように、コンタクトホール３６を介し
て前記ビット線用拡散層２５と接続するピッ） １ｍ
（ｈｔ配Ｍ） ３７が形成されている。
ート２９が形成されている。また、前記ドレイン領域２
４とビット線用拡散領域２６間のチャネル領域上にはダ
ート酸化膜３ｏを介して前記ソース領域２３の延長方向
と平行な方向く延長するようにセレクトゲート３１が形
成されている。また、前Ｇ己フローティングゲート２９
上には多結晶シリコン酸化膜３２を介して前記ソース領
域２３の延長方向と平行な方向に延長するようにコント
ロールｒ −） ａ ａ カ’形成されており、このコ
ントロールゲート３３はコンタクトホール３４を介して
前記コントロール用拡散領域２６と接続している。なお
、第５図（ａ）中フンタクトボール３４はこのセルＶＣ
隣接する他のセルに対称的に形成されたコントロール用
拡散領域と共通して使用される。また、コントロールゲ
ート３３とコントロール用拡散領域２６とは１セル当９
少なくとも１箇所でコンタクトがとられる。更に、全面
にはＣＶＤ酸化膜３５が堆積されておシ、このＣＶＤ酸
化膜３５上には前記ソース領域２３の延長方向と直交す
る方向に延長するように、コンタクトホール３６を介し
て前記ビット線用拡散層２５と接続するピッ） １ｍ
（ｈｔ配Ｍ） ３７が形成されている。
上記Ｅ２ＦＲＯＭは各セルごとにコントロールブト３３
と接続するコントロール用拡散領域２６が形成され、こ
のコントロール用拡散領域２６の一部上に極薄酸化膜２
８を介してフローティングゲート２９の一部が配置され
た構造となっている。
と接続するコントロール用拡散領域２６が形成され、こ
のコントロール用拡散領域２６の一部上に極薄酸化膜２
８を介してフローティングゲート２９の一部が配置され
た構造となっている。
しかして、上記Ｅ ２Ｆ ＲＯＭによれば、ＣＴはコン
トロール用拡散領域２６とフローティングゲート２９間
の容量及びコントロールゲート３３とフローティングゲ
ート２９間の容量の合計となる。
トロール用拡散領域２６とフローティングゲート２９間
の容量及びコントロールゲート３３とフローティングゲ
ート２９間の容量の合計となる。
こ、こて、極薄酸化膜２７及び２８の膜厚をｔ旧、は同
一とすると、−れらの酸化膜は単結晶シリコンの酸化膜
であるのでプロ、セス変動を受けず、両者の比はこれら
の面積比、すなわち第５図（ａン中斜線部Ｘの面積（Ｃ
Ｔｏに対応）と斜線部Ｙの面積との比によって決定され
る。すなわち、第５図（ａ）図示のパターン通９製造さ
れた場合には、（Ｙの面積）／（Ｘの面積）中２．３と
なシ、マスクずれが最大でもその値は１．６以上となる
。
一とすると、−れらの酸化膜は単結晶シリコンの酸化膜
であるのでプロ、セス変動を受けず、両者の比はこれら
の面積比、すなわち第５図（ａン中斜線部Ｘの面積（Ｃ
Ｔｏに対応）と斜線部Ｙの面積との比によって決定され
る。すなわち、第５図（ａ）図示のパターン通９製造さ
れた場合には、（Ｙの面積）／（Ｘの面積）中２．３と
なシ、マスクずれが最大でもその値は１．６以上となる
。
一方、コントロールゲート３３と７０一テインググート
２９間の容量は従来のものよシ信頼性を向上するために
多結晶シリコン膜３２の膜厚を１００ＯＸとしても、両
者の重な多部分の面積から計算して斜線部Ｘの容量（Ｃ
，。）と同程度の容量となる。また、この値はマスクず
れに依存しない。この結果、Ｃ，／ＣＴｏ＝ （１，６
〜２．３）＋１＝２．６〜３．３の値となる。このＣＴ
／ＣＴｏの値の変動は前記式■及び■よ！ｕ ■ＦＧが
Ｖ。に近づく上限値は問題とならず、その下限値が問題
となるが、上記下限値２．６は従来の値（キ２，７）と
ほぼ同程度である。したがって、同一の設計ルール（２
μｍルール）でレイアウトされた第４図と第５図（、）
を比較すると、ＣＴ／ｃＴｏは後者の方が同程夏以上で
あるにもかかわらず、１セル当シの面積は第・４図図示
の従来のものが２７２句 に対して、第５図（、）では
１４４μｍ２となシ、約４７係面積を低減することがで
きる。
２９間の容量は従来のものよシ信頼性を向上するために
多結晶シリコン膜３２の膜厚を１００ＯＸとしても、両
者の重な多部分の面積から計算して斜線部Ｘの容量（Ｃ
，。）と同程度の容量となる。また、この値はマスクず
れに依存しない。この結果、Ｃ，／ＣＴｏ＝ （１，６
〜２．３）＋１＝２．６〜３．３の値となる。このＣＴ
／ＣＴｏの値の変動は前記式■及び■よ！ｕ ■ＦＧが
Ｖ。に近づく上限値は問題とならず、その下限値が問題
となるが、上記下限値２．６は従来の値（キ２，７）と
ほぼ同程度である。したがって、同一の設計ルール（２
μｍルール）でレイアウトされた第４図と第５図（、）
を比較すると、ＣＴ／ｃＴｏは後者の方が同程夏以上で
あるにもかかわらず、１セル当シの面積は第・４図図示
の従来のものが２７２句 に対して、第５図（、）では
１４４μｍ２となシ、約４７係面積を低減することがで
きる。
また、上述したように多結晶シリコン膜３乙の膜厚を従
来よシ厚くすることができ、七゛ルの信頼性を向上する
ことができる。
来よシ厚くすることができ、七゛ルの信頼性を向上する
ことができる。
なお、上記実施例ではセレクトゲート３０をｉｆ層目の
多結晶シリコンで形成しているが、第２層目の多結晶シ
リコンを使用してもよい。
多結晶シリコンで形成しているが、第２層目の多結晶シ
リコンを使用してもよい。
また、極薄酸化膜の代わシにシリコン基板の窒化膜ある
いは窒素雰囲気下での酸化膜などを一州坊てもよいこと
は勿論である。
いは窒素雰囲気下での酸化膜などを一州坊てもよいこと
は勿論である。
以上詳述した如く本発明によれば高集積度でしかも信頼
性の高い半導体記憶装置を提供できるものである。
性の高い半導体記憶装置を提供できるものである。
第１図はＥ２ＦＲＯＭセルの等価回路図、第２図（ａ）
は従来のＥ ＦＲＯＭセルの平面図、同図（ｂ）は同図
（ａ）のＢ−８勝に沿う断面図、第３図は従来のＥ２Ｆ
ＲＯＭセルが機能するための条件を求めるための説明図
、第４図は従来のＥＦＲＯＭセルの２μｍルールによる
ノやターンレイアウト図、第５図（ａ）は本発明の実施
例におけるＥ２ＦＲＯＭセルの２μｍルールによるパタ
ーンレイアウト図、同図（ｂ）は同図（ａ）のＢ−Ｂ線
に沿う断面図、同図（Ｃ）は同図（、）のＣ−Ｃ線に沿
う断面図である。 ２ノ・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・Ｎ＋型ソース領域、２４・・・Ｎ＋型
ドレイン領域、２５・・・Ｎ＋現型ビット線拡散領域、
２６・・・炉型コントロール用拡散領域、２７．２８・
・・極薄酸化膜、２９・・・フローティングゲート、３
０・・・ダート酸化膜、３１・・・セレクトゲート、３
２・・・多結晶シリコン酸化膜、３３・・・コントロー
ルｒ−）、３４．３６・・・コンタクトホール、３５・
・・ＣＶＤ酸化膜、３７・・・ビット線。 出願人代理人 弁理士 鈴 江 武彦第１図 第２図 第３図 第４図
は従来のＥ ＦＲＯＭセルの平面図、同図（ｂ）は同図
（ａ）のＢ−８勝に沿う断面図、第３図は従来のＥ２Ｆ
ＲＯＭセルが機能するための条件を求めるための説明図
、第４図は従来のＥＦＲＯＭセルの２μｍルールによる
ノやターンレイアウト図、第５図（ａ）は本発明の実施
例におけるＥ２ＦＲＯＭセルの２μｍルールによるパタ
ーンレイアウト図、同図（ｂ）は同図（ａ）のＢ−Ｂ線
に沿う断面図、同図（Ｃ）は同図（、）のＣ−Ｃ線に沿
う断面図である。 ２ノ・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・Ｎ＋型ソース領域、２４・・・Ｎ＋型
ドレイン領域、２５・・・Ｎ＋現型ビット線拡散領域、
２６・・・炉型コントロール用拡散領域、２７．２８・
・・極薄酸化膜、２９・・・フローティングゲート、３
０・・・ダート酸化膜、３１・・・セレクトゲート、３
２・・・多結晶シリコン酸化膜、３３・・・コントロー
ルｒ−）、３４．３６・・・コンタクトホール、３５・
・・ＣＶＤ酸化膜、３７・・・ビット線。 出願人代理人 弁理士 鈴 江 武彦第１図 第２図 第３図 第４図
Claims (1)
- 一導篭皿の半導体基板表面に互いに電気的に分離して形
成された、基板と逆導電型のソース領域、ドレイン領域
及びビット線用拡散領域と、前記ソース、ドレイン領域
間のチャネル領域上に薄い絶縁膜を介して形成されたフ
ローティングダート上、該フローティングダート上に絶
縁膜を介して形成されたコントロールゲートと、前記ド
レイン領域及びビット線用拡散領域間のチャネル穎域上
に絶縁膜を介して形成されたセレクトゲートとを具備し
た半導体記憶装置において、前記基板底面に各セルごと
に前記コントロールゲートと接続する拡散領域を設ける
とともに、該拡散領域の一部上に薄い絶縁膜を介して前
記フローティングダートの一部を配置したことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030351A JPS59155967A (ja) | 1983-02-25 | 1983-02-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030351A JPS59155967A (ja) | 1983-02-25 | 1983-02-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155967A true JPS59155967A (ja) | 1984-09-05 |
Family
ID=12301423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030351A Pending JPS59155967A (ja) | 1983-02-25 | 1983-02-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155967A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866493A (en) * | 1985-03-13 | 1989-09-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JPH023290A (ja) * | 1988-06-17 | 1990-01-08 | Nippon Denso Co Ltd | 不揮発性半導体記憶装置 |
| US5223731A (en) * | 1988-06-30 | 1993-06-29 | Goldstar Electron Co., Ltd. | EPROM cell using trench isolation to provide leak current immunity |
| US5309009A (en) * | 1992-09-14 | 1994-05-03 | Chao Robert L | Integrated electrically adjustable analog transistor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51117838A (en) * | 1975-04-10 | 1976-10-16 | Shindengen Electric Mfg Co Ltd | Semiconductor memory device |
-
1983
- 1983-02-25 JP JP58030351A patent/JPS59155967A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51117838A (en) * | 1975-04-10 | 1976-10-16 | Shindengen Electric Mfg Co Ltd | Semiconductor memory device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866493A (en) * | 1985-03-13 | 1989-09-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JPH023290A (ja) * | 1988-06-17 | 1990-01-08 | Nippon Denso Co Ltd | 不揮発性半導体記憶装置 |
| US5223731A (en) * | 1988-06-30 | 1993-06-29 | Goldstar Electron Co., Ltd. | EPROM cell using trench isolation to provide leak current immunity |
| US5309009A (en) * | 1992-09-14 | 1994-05-03 | Chao Robert L | Integrated electrically adjustable analog transistor device |
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