JPS59152721A - 逐次比較レジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は逐次比較方式のアナログ／ディジタル変携器に
用いる逐次比較レジスタに関するものである。アナログ
／ディジクル変換器（以下Ａ／Ｄ変換器という）には種
々の方式のものが存在するが逐次比１成力式のものは、
変換速度が梢遅いものの、回路構成が比軟的簡単であり
、また比較的高精度のものを容易に作成できるという利
点があり、更にディジタル／アナログ変換器（以下１）
７Ａ変換器という）を内蔵しているので両方の変換を必
要とする分野、例えばオーディオ信号メ鎌音、釘生シス
テム等には極めて便利であり、多用されている。

第ｌ゛図は４ビツトの逐次比較方式のＡ／Ｄｆｉ換器の
一般的構成を示すブロック図であり、これに基いてＡ／
□Ｄ便換の原理を説明する。

変換対象となるアナログ信号ＶＩＮ　Ｉｄサンプルホー
ルド回回路へ入力され、標本化信号φ８Ｈによって標本
化され、保持される。保持された信号は電圧比較回路４
へ入力される。一方、逐次比較レジスフ３にはスタート
制御信号Ｓ、Ｔが入力され、まだタロツク−〇が入力さ
れ、タロツクφアの入力によりその４ビツトの出力Ｄ３
．　Ｄ２　、　Ｄ＋　、　Ｄｏは夫々″０”　ｇｌ″、
“ｌ”、１”　に初期セットされる、この出力はＤ／Ａ
変換器２へ入力されており、ここで入力にイ］」当する
アナログ信号に変換され、この変換出力は゛重圧比軟回
路４へ入力され、サンプルホールド回路出力と比較され
、２人力の大小関係を表す２値的比較結果出力ＣＭＰが
逐次比１ｉｆｅレジスク３へ与えられる。そしてサンプ
ルホールド回路出力、つまりアナログ入力がＤ／Ａ変換
器２出力、つまり逐次比較レジスタ３出力よりも大きい
場合は次のタロツク−〇に同期して逐次比較レジスタ３
はその出力を１つ大きい「１０１１」とし、逆の場合は
１つ小さいｌ’−００１１４とする。このような処理を
反復することにより、逐次レジスタの出力り、〜Ｄｏハ
アナログ入力のレベルを表す内容となり、Ａ／Ｄ変換が
行われたことになる。

次に従来の逐次比較レジスタの回路構成につき説明する
。

第２図は従来の逐次比較レジスタの構成を略示しておシ
、スタート制御信号ＳＴがＤフリップ７０ツブ１１のデ
ータ入力端子りへ入力され、Ｄフリップ７０ツブ１２．
１３，１４．１５が、そのＤ端子にＤフリップ７０ツブ
１１，１２，１３．１４のＱ出力を与えるように接続さ
れている。クロックφ。

はＤフリップ７０ツブ１１〜１５のトリガ端子′ｒに与
えられ、またＡＮＤゲート１６．　＋７．１８．１９．
２０の１人力となっている。またＤクリップフロップ１
１〜１５の各Ｑ出力Ｑ１．Ｑ７．Ｑ：Ｉ、Ｑ１．Ｑ、は
ＡＮＤゲート１６〜２０夫々の他入力となっている。２
１，２２゜２８．２４はダイレクトセット端子ＤＳ、　
　ダイレクトリセット端子ＤＲ付きのＤクリップフロッ
プてあって、比較結果出力Ｃλ１Ｐを・夫々のＤ端子し
こ与えており、ＡＮｆ）ゲート１６〜１９の出力ｃ、　
、Ｃ，、ｃ３．　ｃ。

ＩｄＤフリップ７μツブ２１〜２４夫々のダイレクトリ
セット端子ＤＲに与えられ、またＡＮＤゲート１７〜２
０の出力ｃ、　、　ｃ３．　ｃ４．　ｃ５はＤクリップ
フロップ２１〜２４のトリガ端子Ｔに与えられ、史にＡ
ＮＤゲート１６の出力ｃ、はＤ７リツプ７０ツブ２２．
２３゜２４のダイレクトセット端子に与えられており、
Ｄフリップフロップ２１，２２，２３．２４のＱ出力を
夫々Ｄ３．　Ｄ、、　Ｄ、　、　Ｄｏとしている。

第３図はこのレジスタの動作説明のだめのタイムチャー
トである。（１の期間にスタート制御信号ＳＴが入力さ
れ、そのあとのタロツクφ１の立丁りにてＤフリップ７
０ツブ１１がセットされＱＩがハイレベルとなる。Ｑｌ
は＋２の期間にてローレベルとなるが、これに替ってＤ
７リツプ７０ツブ１２がナツトされＱ２がハイレベルと
なる。以後同様ＶＣしてＱ３．　Ｑ４．Ｑ５が１１１μ
次ハイレベルとなっていく。

従ってＡＮＤゲート１６〜２ｏの出力Ｃ１〜ｃ５はｔ、
〜ｔ。

の期間に順次バインベルとなる。ＣＩがハイレベルにな
ると１．）７リツプ７０ツブ２１はダイレクトリセット
され、また他のＤフリップフロップ１２〜２４はダイレ
クトセットされるのでり、、　Ｉ）２．　Ｄ、。

υ０は　“０″、′ビ、″１″、６Ｆとなる。次に０２
がハイレベルＶこなるとその立上りのタイミングにて比
軟結果出力ＣＭＰの内容（第８図にハツチングを付して
示す）がＤフリップ７０ツブ２１にセットされ、Ｄフリ
ップ７０ツブ２２はダイレクトリセットされ、このとき
の出力はＤ３＋　０　、　　ｌ　、　　ｌ　（１１」ｔ
、Ｄａはｌ″又は“０”）となる。このよりなｍＪ作が
反復されてアナログイ１αに対応するディジタル出力Ｄ
３−　ｏｐ　。

ｆ）、、Ｉ）。が得られるのである。

さて上述のｌ泪き従来の逐次比較レジスタはこれを集積
回路化する上で以ドのような難点があった。

即ち、Ｄフリップ７０ツブ２１〜２４はダイレクトセッ
ト及びダイレクトリセット′機能を必要とし、またクロ
ック制御のだめのＡＮＤゲー１−１６〜２ｏを必要とし
、回路構成が複雑である。

筈４図はＤ７リツプフロツプ２−ａ及ヒＡＮｏｙ　−ト
１９を２相タロツク方式のｎチャネルＭＯ５ＦＥＴで実
現した場合の回路構成を示しており、５個のテア７”　
！Ｊ　−シ”Ｉ　ンＱ、　Ｆ　ＥＴと１０個のエンハン
スメン）Ｗ！ＦＥＴの合計１５個のＦ　Ｅ　′ｒを必帰
としている。

更にクロック制御のだめのＡＮＤゲート１６〜２゜はク
ロックトライバとしての制約、っまりハイ。

ローの出力レベルの確保、出力波形のなまり、２つのタ
ロツクについてのハイレベルの直なυ期間等についての
制約を受け、設計時に特別の配慮を盛装とする。

本発明は所かる従来回路の難点を解消すべくなされたも
のであって構成素子数が少く集積回路化が容易な逐次比
較レジスタを提供することを目的七する。

第５図は本発明に保る逐次比１収レジスタめ構成３をＩ
１１′６示する回路図であって、スタート制御信号ＳＴ
がＤフリップフロップ１１のＤ端子へ人力され、Ｄフリ
ップ７０ツブ１２．１３，１４．１５がそのＩ）端子に
Ｄフリップフロップ１１，１２，１３．１４のＱ出力を
与えるように接続してあり、クロックφ１がＤフリップ
フロップ１１〜１５のトリガ端子Ｔに与えられている。

このような構成は第２図に示しだ従来装置４と同様であ
る。

Ｄフリップ７０ツブ１１のＱ出力Ｑ１はソースをローレ
ベルとしたＦＥＴ３１のゲートに与えられ、またドレイ
ンをハイレベルとしだＦＥＴ３２，３３゜８４のゲート
に与えられている。またＤフリップフロップ１２，１３
．１４のＱ出力Ｑ７．Ｑ３．　Ｑ４はソースをローレベ
ルとしたＦＥＴ３５，３６．３７のゲートに与えられる
。ＦＥＴ３２，３３．８４　　のみソースはＦＥＴ３５
，８６．８７の各ドレインと接続されており、この接続
ノードにはＦＥＴ８８，８９．４０のソースが接続され
ており、−またＦＥＴ３１のドレインにはＦＥＴ４１の
ソースが接続されており、これらのＦＥＴ８８，８９，
４０．４１　のドレインｔよ一括されてラッチ５５のＱ
出力端子に接続されている。まだＦＪ！、Ｔ４］、　３
８．３９．４０のゲートにはＤフリップフロップ１２．
１３，１４．１５のＱ出力Ｑ、、　Ｑ、、、　Ｑ、。

Ｑ５が夫々与えられている。５１〜５５はラッチであっ
て、ラッチ５１〜５５のラッチパルス入力端子Ｇにはタ
ロツクφ１が与えられる。似しラッチ５５のＧ端子はロ
ーレベルにてアクティブとなる。

ＦＥＴ４１，８８，３９．４０　（ＤソースＩｔｉラツ
−ｆ−５１゜５２．５３．５４のデータ入力端子りに連
なっている。

ラッチ５５のＤ　４子には′重圧比較回路２の出力ＣＭ
Ｐが与えられる。そしてラッチ５１．５２．５３゜５４
の各Ｑ出力をこの逐次比較レジスフの出力り、。

Ｄ７．　Ｄｌ、　Ｄｏとしている。

第６図はラッチ５８を代表として、ＭＯ８ＦＥ’ｆによ
るラッチの具体的構成を示す回路図である。このラッチ
５３はデプリーション型のＦＥＴ　ＤＩ　トエンハンス
メント型のＦＥＴ　Ｅ、との直列回路及び同じくデプリ
ーション型のＦ、ＥＴ　Ｄｐとエンハンスメン）　Ｌｌ
；＋７のＦＥＴ　Ｅ２との直列回路を備え、うれらの直
列回路を′市原と接地間に並列的に接続しＪＡｉｊ者の
ＦＥＴ間メートをＦＥＴ　Ｅ、のゲートに接続しである
。後者のＦＥＴ間ノードはエンノ・ンスメント型ＦＥＴ
　Ｅ、を介して曲者のＦＥＴ　Ｅ、のゲートに連ならし
めである。ＦＥｃＴ　ＤＩ、　Ｄｌはいずれもそのソー
スとゲートとを接続しである。ＦｇＴｒε１のゲートは
エンハンスメント型のＦＥＴ　Ｅ、を介して前述しりＦ
Ｅ′ｒ（エン・・ンスメント型）の接続点に連なってい
る。そしてＦＥＴ　Ｅ４のゲートをクロックφ１を与え
るべき端子Ｇ、　　ＦＥＴ　Ｅ３のゲートをその相補信
彊ηを与えるべき端子、ＦＥＴ　Ｄ、、　Ｅ、の接ａｃ
ｔ　／　　Ｆ　ヲＱ　出力、ＦＥＴ　ＤＩ、　　Ｅ＋の
接続ノードをその相補出力（頁）端子としである。そし
てＦＥＴＥ４のドレインがデータ入力のだめのＤ端子と
なっている。その他ＦＥＴ　Ｅ４のドレイン側ノードＡ
。

ソース側ノードＢに夫々示したＣＡ、ＣＢはデータ入力
端子りの浮遊容欧を示している。またラッチ５５のＱ出
力をＣＭＰ’として示している。

次に第７図のタイミングチャートに基き゛第５図、第６
図の回路の！ｌＩ、ｌｊ作を説明する。（＋の開開にス
タート制御借Ｊｐｊｓ′ｒが与えられるとクロックφ、
の立下りにてＤフリップ７０ツブ１１がセットされＱ、
がハイレベルとなる。ＱｌはＬ２の期間にてローレベル
となるが、これに替ってＤフリップフロップ１２がセッ
トされ、Ｑ２が））イレベルとなる。以後同様にしてＱ
：（、Ｑ４．　Ｑ５が）・イレベルとなっていく。

ＱｌがハイレベルになるとＦＥ′ｒ３１オンによりラッ
チ５１のＤ端子はローレベルとなり、ｊ２の期間におい
てそれがホールドされり、、が“０″となる。

一方、Ｄ７．　Ｄｌ、　Ｄｏは、次にＤｌについて説１
月するように“１”になる。即ちＱｌがノ１イレベル、
ｔ、のＪす１１４ｕ）φ１がハイレベルの期間ｔ２ａ　
Ｖこおいてｎｎチャネルエンハンスメントｉｌｌｉ７Ｍ
Ｏ８ＦＥｒ３：（及びＥ、はオン、ＦＥ′ｌ”　３９．
８６及びＥ３はオフであるのでノードＡ、　　Ｌ、及び
出力Ｑｌｄ）・イレペル、即ち“１”となる。

つまりラッチがセットされる。これＶこよりＩＪ３．Ｄ
ｌ。

Ｄ、、Ｄｏは　“０″、“１”、′ｌ”、ｌ”となる。

次に【２の期間のφアがローレベルの期間（，１）にお
いてはＦＥＴ　Ｅ３はオンであるがＦＥＴ８９．３３．
８６及びＥ４はオフであるから、ノードＡは浮遊容ｊ７
−ｔＣＡによって１″を保持し、またノードＢは“１″
のままであり、Ｑは“ｌ”のま′まである。

次に１３の期間のφ。がハイレベルの）υ１間Ｌ３ａに
はオフであるので、゛ノードへの＋ＵＪ間り、Ｊ）での
゛Ｉハ圧低下は、浮遊答ｆｉｉ：ＣＢの谷１１１か浮立
容量ｃＡの容量よりも十分大であるとすると、ｒ％遊べ
［′ｌ４−ＣＢに蓄積されていた重荷によって回復する
ことになる。

更にし、のｊす１間の一部がローレベルの）９１間ｔ、
、ｂにあってはその回路状１Ｍは期間ｔ、ｂと同様であ
り、ノードＢの間開ｔ３ａでの’ｉｙ１．圧低”ＦＶｉ
ＦＥＴＥ、を通しての充電電流にて回復される。このよ
うにラッチ５３のセット袂帳は期間、（、ｂまで保持さ
れていくが、Ｑ４がハイレベルであって、−〇がハイレ
ベルとなる期間ｔ４ａになるとＦＥＴ　３６　、　Ｅ４
がオン、ＦＥＴ　８９゜３３、Ｅ３がオフとなるので、
ノードＡ、Ｂ、出力Ｑはいずれもローレベル、即ち“０
”となり、ラッチ２８がリセットされることになる。ｆ
６Ｔがローレベルとなる期間ｔ４ｂにおいてもこのリセ
ット状１島は保持される。

ラッチ５２．５４においては同、峰にして期間ｔ２ａの
立上りタイミングでＱｌつまりｆ）、、Ｄｏが“１”と
−Ｂ、期間ｔ、ａ　、　　Ｌｓａの立上りタイミングで
“０′となる。

さてＬ４の）■間においてローレベルとなったラッチ５
３のＱ出力は次のクロックφアの立上りタイミングで′
重圧比較回路４の出力ＣＭＰに応じた内容となる。

即ちｔ４の期間におけるＩＥＢ聞ｔ、ａからｔ、ｂへの
立下りのタイミングにてラッチ５５は出力ＣＭＰを取込
み、これを信号ＣＭＰ’としてＱ端子から出力している
。Ｑ、及びφ。がハイレベルとなっている間にはＦＥＴ
　３９及びＥ４がオンし、ＦＥＴ　３３．８６及びＥ３
がオフしており、ノードＡ、Ｂ、及び出力Ｑ（−Ｉｌｌ
　）は信号ＣＭＰ’にて定まることになり、期間（、の
立上りタイミングにてこのデータがランチ５３に格納さ
れることになる。なお、この格納に１摩してはφ１がハ
イレベルである間、信号ＣＭ１）′が有効である必要が
あり、ラッチ５５の存在によりこれを可能としている。

以下ノリ１間ｔ５ｂ　＋’　Ｅ６ａ、　　ｔ６ｂでｌ’
１４％納され九テ′−りが保持さ°れていく。

このように本発明の回路は第２図（・こ示した従来の回
路と同様の出力変化をしていく。

このように本発「夕」の回路１ｉ第４図と第６図との比
較から明らかなＩＡＩ　＜回路構成素子数が少い、つま
り第６図の回路では９個であり、第４図のそれよりも６
個少くできる。また木兄１ス］の回路ばＦＥＴ３９．３
３．８６’ｉｌからなる１刀十突回：１各にセット、リ
セット、２値信号ＣＭＰ′イ入力機能を有せしめたので
これらに共通のタロツクを用いることかでき、Ａ重々の
・＋ｉｌ約があるクロックトライバを４袈として設計上
の負担が軽減できる。

なお上述の実施例では出力データを記憶する回す各とし
てラッチを月」いたが、ダイレクトセット。

リセット機能を自しないＤフリップフロップをラッチに
替えてｌ」いることも可能であり、その場合にも第４図
に示す回路よりも構成素子数は低減できる。

以上のよう１１（本発明に係る逐次比軟レジスタは記憶
回路及びそのデータ入力端子に接ねでされた切換回路か
らなる単位回路を複数備え、Ｒｆｊ記９）換回路ｖこて
ハイレベル、ローレベル若しくは２　値入力信号のうち
の１つを選択的にデータ入力端子に与えるか、又は切換
回路を遮断状床としてデータ入力端子の浮遊答准にて以
ＦＪｉｆの状態を保持すべく構成したものであるので集
積回路化に適した逐次比較レジスタ又は逐次比較方式の
Ａ／Ｄ変換器が実現できる。

なお本発明は４ビツトのものに限らず、それ以上のビッ
ト攻のものに適用できることは言うまでもない。

グ　図面のｉｆｉ〕車な、説明 粥１図は逐次比較方式のＡ／Ｄ変換器の一般的構成を示
すブロック図、ｖＪ２図は従来の逐次比較レジスタの略
示回路図、第３図はその動作説明のだめのタイムチャー
ト、第４図は第２図のＤフリップフロップ及びＡＮＤゲ
ートの一部を示す回路図、第５図は本発明の逐次比較レ
ジスタの１例を示す１洛示回路図、第６図はその要部の
回路図、第７図はその１ｊｄＪ作説１月のためのタイム
チャートであ゛る。

１１．１２・・・１５・・・Ｄフリップ７゛ロツプ　３
１，３２・・・４０・・・ＦＥＴ　　　５１，５２−・
・５５・・・ラッチ持許出幀人　　三洋′ｉｉ磯株式会
社 代ｊ３＋：人　弁理士　　河　野　登　夫塾　１　図 第　２　図 名５図 第　６　図

Claims (1)

1. 【特許請求の範囲】 １、　記憶回路及びそのデータ入力端子に接、抗された
   切換回路からなる単位回路を複牧備え、ＭｆＪ　Ａａ　
   １７Ｊ　換回ＩＭ　Ｋ　テハイレベル、ローレベル若し
   くは２値入力信号のうちの１つを１ｔｉ４１＜的にデー
   タ入力端子に与えるか、又は９ノ換回１洛を４断状態と
   してデータ入力端子の浮遊７４．１！ｉにてＬ４１１ｉ
   ｆｊの伏寒を保持すべく構１戊しであることを特徴とす
   る逐次比較レジスタ。 ２、　前記記憶回路はラッチである特ｄ′Ｆ請求のΦα
   囲＊Ｘ項記載の逐次比較レジスタ。 ８、、、、前記記憶回路はフリップフロップである特許
   請求の範囲第１項記載の逐次比較レジスタ。