JPS59148349A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59148349A JPS59148349A JP2320583A JP2320583A JPS59148349A JP S59148349 A JPS59148349 A JP S59148349A JP 2320583 A JP2320583 A JP 2320583A JP 2320583 A JP2320583 A JP 2320583A JP S59148349 A JPS59148349 A JP S59148349A
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- Japan
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- wiring
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置において、高融点金属窒化物の配
線と、他の配線との良好なオーミックコンタクトを形成
する方法に関するものである。′従来例の構成とその問
題点 ＭＯ８型集積回路装置のグー１−２配線をＭＯの様な高
融点金属にすれば、配線抵抗による信号遅延がなくなシ
動作速度が上がる利点がある。ところがＳｉ基板にイオ
ン注入でリード、ドレン層を自己整合的に形成する場合
、 ＭＯゲー１−は十分な注入マヌクにならないので、
ゲートを窒化モリブデン（ＭＯ２Ｎ） に変えて注入
を行うことが提案されている。ＭＯ２Ｎは、その比抵抗
が一般に広く用いられている不純物をドープしたＰｏ１
ｙｓｉ配線よシ殉程低く１０ｏμΩ−し程度の金′属伝
導を示し、ゲート電極をその！ま延長した配線としても
適した材料である。
線と、他の配線との良好なオーミックコンタクトを形成
する方法に関するものである。′従来例の構成とその問
題点 ＭＯ８型集積回路装置のグー１−２配線をＭＯの様な高
融点金属にすれば、配線抵抗による信号遅延がなくなシ
動作速度が上がる利点がある。ところがＳｉ基板にイオ
ン注入でリード、ドレン層を自己整合的に形成する場合
、 ＭＯゲー１−は十分な注入マヌクにならないので、
ゲートを窒化モリブデン（ＭＯ２Ｎ） に変えて注入
を行うことが提案されている。ＭＯ２Ｎは、その比抵抗
が一般に広く用いられている不純物をドープしたＰｏ１
ｙｓｉ配線よシ殉程低く１０ｏμΩ−し程度の金′属伝
導を示し、ゲート電極をその！ま延長した配線としても
適した材料である。
しかし、従来の方法に従ってＭＯ２Ｎ配線の一部と、上
層部のＡｌ ／ Ｓｉ配線の一部を単に接触させて形成
シたコンタクトには、そのコンタクト抵抗が、デバイス
特性に悪影響を与える程度に大きくなシ得るという欠点
が存在することが判明した。
層部のＡｌ ／ Ｓｉ配線の一部を単に接触させて形成
シたコンタクトには、そのコンタクト抵抗が、デバイス
特性に悪影響を与える程度に大きくなシ得るという欠点
が存在することが判明した。
従来のコンタクト形成法においては、第１図に示す様に
、半導体基板１の表面に形成された絶縁膜２ 上（７）
ＭＯ２Ｎ配線３ Ｊ二Ｋ ＣＶ Ｄ ＳｉＯ２膜４を
形成した後、その一部を除去してコンタクト窓５を開１
コし配線５の表面を露出させる（工程ａ）。次に露出面
をＨＦ系の液に短時間浸漬するか、又はＣＦ４ガヌを用
いて少しプラズマエッチした後、Ａｌ ／ Ｓｉ合金か
ら成る配線６を形成するのであるが、配線６は半導体装
置の別の部分で基板１と接続しておシ、１と６のオーミ
ックコンタクトを形成する必要があるため４００°Ｃ〜
６００℃の熱処理をＡｌ ／ Ｓｉ配線６の形成後行う
（工程ｂ）。
、半導体基板１の表面に形成された絶縁膜２ 上（７）
ＭＯ２Ｎ配線３ Ｊ二Ｋ ＣＶ Ｄ ＳｉＯ２膜４を
形成した後、その一部を除去してコンタクト窓５を開１
コし配線５の表面を露出させる（工程ａ）。次に露出面
をＨＦ系の液に短時間浸漬するか、又はＣＦ４ガヌを用
いて少しプラズマエッチした後、Ａｌ ／ Ｓｉ合金か
ら成る配線６を形成するのであるが、配線６は半導体装
置の別の部分で基板１と接続しておシ、１と６のオーミ
ックコンタクトを形成する必要があるため４００°Ｃ〜
６００℃の熱処理をＡｌ ／ Ｓｉ配線６の形成後行う
（工程ｂ）。
上記工程において、ＭＯ２Ｎ配線３を３００ｍｍ。
Ａ１／１・６％Ｓユよシなる配線５を１μｍの膜厚に、
またコンタクト窓を３μｍＸ３μｍの寸法にし、工程（
ｂ）での熱処理条件を４５０°０３０分、’４８０℃３
０分にしてコンタクト形成を行なった。その結果コンタ
クト抵抗Ｒｃは熱処理前は約０・１Ωであったが、４５
０°Ｃ３０分の熱処理でＲｃ ＝ ２〜３Ω、４８０°
Ｃ３０分の熱処理でＲｃ ：３０〜４２０Ωにまで上昇
した。以上の様に従来の方法によって形成したＭＯ２Ｎ
−Ａｌ／Ｓｉ １・６％ コンタクトはＲｃが大きい
上にバラツキがあって再現性に乏しい。これは、コンタ
クト抵抗による信号遅延や信号振幅の減少等の様な悪影
響をデバイス特性に与え、ＭＯ２Ｎ配線の有する抵抗が
低いだめの利点を損うものである。
またコンタクト窓を３μｍＸ３μｍの寸法にし、工程（
ｂ）での熱処理条件を４５０°０３０分、’４８０℃３
０分にしてコンタクト形成を行なった。その結果コンタ
クト抵抗Ｒｃは熱処理前は約０・１Ωであったが、４５
０°Ｃ３０分の熱処理でＲｃ ＝ ２〜３Ω、４８０°
Ｃ３０分の熱処理でＲｃ ：３０〜４２０Ωにまで上昇
した。以上の様に従来の方法によって形成したＭＯ２Ｎ
−Ａｌ／Ｓｉ １・６％ コンタクトはＲｃが大きい
上にバラツキがあって再現性に乏しい。これは、コンタ
クト抵抗による信号遅延や信号振幅の減少等の様な悪影
響をデバイス特性に与え、ＭＯ２Ｎ配線の有する抵抗が
低いだめの利点を損うものである。
発明の目的
本発明は、上記従来例に示した配線間のコンタクト不良
を解決できる製造方法を提供するものである。
を解決できる製造方法を提供するものである。
発明の構成
本発明による配線間コンタクト製造方法は、ＭＯ２Ｎを
少なくとも含む配線の上層部配線とのコンタクト境界領
域に、両配線層を構成する原子の合金層を形成する工程
を含むものであり、この合金層によってコンタクト抵抗
を下げようとすゐものである。すなわち、たとえば下層
ＭＯ２Ｎ配線のコンタクトを形成すべき領域に金属膜を
蒸着接触、させ、この金属膜上かもイオン注入し、注入
イオン自体、あるいは注入イオンの衝突によって金属膜
構成原子がＮ０２Ｎ中に浸入するノックオン効果などに
よってＭＯ２Ｎ配線と薄い金属膜の合金層をつくシ又、
ＭＯ２Ｎ薄層を破ることができる。その後、上層配線を
形成する。さらに、本発明の別の方法は、下層ＭＯ２Ｎ
配線表面の、コンタクトを形成すべき領域にイオン注入
によって欠陥層を形成した後、欠陥層に接触して上層配
線を設けて熱処理し、欠陥による増速相互拡散によって
ＭＯ２Ｎと上層配線を構成する原子との合金層をコンタ
クト界面に形成するものである。
少なくとも含む配線の上層部配線とのコンタクト境界領
域に、両配線層を構成する原子の合金層を形成する工程
を含むものであり、この合金層によってコンタクト抵抗
を下げようとすゐものである。すなわち、たとえば下層
ＭＯ２Ｎ配線のコンタクトを形成すべき領域に金属膜を
蒸着接触、させ、この金属膜上かもイオン注入し、注入
イオン自体、あるいは注入イオンの衝突によって金属膜
構成原子がＮ０２Ｎ中に浸入するノックオン効果などに
よってＭＯ２Ｎ配線と薄い金属膜の合金層をつくシ又、
ＭＯ２Ｎ薄層を破ることができる。その後、上層配線を
形成する。さらに、本発明の別の方法は、下層ＭＯ２Ｎ
配線表面の、コンタクトを形成すべき領域にイオン注入
によって欠陥層を形成した後、欠陥層に接触して上層配
線を設けて熱処理し、欠陥による増速相互拡散によって
ＭＯ２Ｎと上層配線を構成する原子との合金層をコンタ
クト界面に形成するものである。
実施例の説明
第２図は本発明の第１実施例を示すＭＯ８型半導体装置
の製造工程断四図である。基板１１はＰ型５ｉ１１１′
はＮ型のソース・ドレイン、１２はフィールド用の厚い
５ｉＯｚ膜、１３はゲート酸化膜である。製造方法を説
明すると、工程ａにおいて、ＳｉＯ２膜１’３，１２の
表面にスパッタ法等の手段によってＭＯ２Ｎ膜を３００
ｍｍの厚さに被着して後、選択途去し、Ｎ０２Ｎゲート
電極１４、ＭＯ２Ｎ配線１４′を形成する。次にｃＶＤ
ｓｉｏｚ膜１５を堆積し、その一部を開口して、ソース
・ドレンコンタクト窓１７と共に、ＭＯ２Ｎ配線１４′
に列するコンタクト窓１６をつくる（工程ｂ）。その後
全面にＭｏ２Ｂを５０１ｍの厚さに蒸着し、Ｍｏ膜１８
を通してＡｓ＋イオン１９を１８０に８Ｖ。
の製造工程断四図である。基板１１はＰ型５ｉ１１１′
はＮ型のソース・ドレイン、１２はフィールド用の厚い
５ｉＯｚ膜、１３はゲート酸化膜である。製造方法を説
明すると、工程ａにおいて、ＳｉＯ２膜１’３，１２の
表面にスパッタ法等の手段によってＭＯ２Ｎ膜を３００
ｍｍの厚さに被着して後、選択途去し、Ｎ０２Ｎゲート
電極１４、ＭＯ２Ｎ配線１４′を形成する。次にｃＶＤ
ｓｉｏｚ膜１５を堆積し、その一部を開口して、ソース
・ドレンコンタクト窓１７と共に、ＭＯ２Ｎ配線１４′
に列するコンタクト窓１６をつくる（工程ｂ）。その後
全面にＭｏ２Ｂを５０１ｍの厚さに蒸着し、Ｍｏ膜１８
を通してＡｓ＋イオン１９を１８０に８Ｖ。
１×１０１５〜Ｉ Ｘ １０”／ ２ の条件で注入
すれば０ｍ 膜１８のＭｏ原子がＭＯ２Ｎ配線１４′に浸入し、配線
１４′のコンタクト面にＭｏリッチのＭｏ −Ｎ層がで
きる（工程Ｃ）。最後に膜１８上にＡｌ ／ Ｓｉ合金
膜２ｏを１μｍの厚さに蒸着した後、膜２０ ＋１８を
順次選択除去して上部配線を完成し、４６０第３図は本
発明の第２実施例を示すＭＯ８型半導体装置の断面図で
ある。工程ａは、第１実施例の工程ａと同一であり、Ｍ
Ｏ２Ｎ膜を３００１ｍの厚さに被着して、ＭＯ２Ｎゲー
ト電極１４、ＭＯ２Ｎ配線１４′を形成する。次いでＣ
ＶＤＳｉＯ２膜１５ヲ堆積し、ソー７・ドレンコンタク
ト窓１７、ＭＯ２Ｎ配線上のコンタクト窓１６を開口す
る。その後、１００ＫｅＶ Ｉ Ｘ １０１５〜Ｉ Ｘ
１０１６／２でｌ１１ Ａｓ＋イオンを全表面に注入すると、コンタクト窓１６
において露出しているＭＯ２Ｎ配線１４′の表面層の部
分に入射しだＡｓ原子が格子欠陥をつくる申）。この様
にしてＭＯ２Ｎ配線１４′の コンタクト表面に欠陥層
を形成した後、Ａｌ ／ Ｓｉ膜を１μｍの厚さに蒸着
して配線２０を形成し、熱処理を４５０’Ｃ，３０分行
なう（工程Ｃ）。
すれば０ｍ 膜１８のＭｏ原子がＭＯ２Ｎ配線１４′に浸入し、配線
１４′のコンタクト面にＭｏリッチのＭｏ −Ｎ層がで
きる（工程Ｃ）。最後に膜１８上にＡｌ ／ Ｓｉ合金
膜２ｏを１μｍの厚さに蒸着した後、膜２０ ＋１８を
順次選択除去して上部配線を完成し、４６０第３図は本
発明の第２実施例を示すＭＯ８型半導体装置の断面図で
ある。工程ａは、第１実施例の工程ａと同一であり、Ｍ
Ｏ２Ｎ膜を３００１ｍの厚さに被着して、ＭＯ２Ｎゲー
ト電極１４、ＭＯ２Ｎ配線１４′を形成する。次いでＣ
ＶＤＳｉＯ２膜１５ヲ堆積し、ソー７・ドレンコンタク
ト窓１７、ＭＯ２Ｎ配線上のコンタクト窓１６を開口す
る。その後、１００ＫｅＶ Ｉ Ｘ １０１５〜Ｉ Ｘ
１０１６／２でｌ１１ Ａｓ＋イオンを全表面に注入すると、コンタクト窓１６
において露出しているＭＯ２Ｎ配線１４′の表面層の部
分に入射しだＡｓ原子が格子欠陥をつくる申）。この様
にしてＭＯ２Ｎ配線１４′の コンタクト表面に欠陥層
を形成した後、Ａｌ ／ Ｓｉ膜を１μｍの厚さに蒸着
して配線２０を形成し、熱処理を４５０’Ｃ，３０分行
なう（工程Ｃ）。
この第３図の工程では、Ｍｏ２Ｎ１！１ｉｉｌ！線１４
′の表面付近に欠陥が存在するから、Ａｌ ／ Ｓｉ配
線２ｏとＭＯ２Ｎ配線１４′を構成するＡｌ、 Ｓｉ
、 ＭｏＮ の相互拡散が、両配線２０及び１４′の
コンタクト部分１６において４５０℃３０分の熱処理に
よって助長されコンタクト界面に、両配線の合金層が形
成されるのである。
′の表面付近に欠陥が存在するから、Ａｌ ／ Ｓｉ配
線２ｏとＭＯ２Ｎ配線１４′を構成するＡｌ、 Ｓｉ
、 ＭｏＮ の相互拡散が、両配線２０及び１４′の
コンタクト部分１６において４５０℃３０分の熱処理に
よって助長されコンタクト界面に、両配線の合金層が形
成されるのである。
第４図は本発明の第３の実施例を示すＭＯ３型半導体装
置の断面図である。゛工程乙において前記実施例と同じ
工程で作製された基板上にＭＯ膜を３００ｎｌ１１の厚
さに被着して、ゲート電極２２、配線２２′を形成する
。Ｍｏは外部からの汚染に対するマスク性が小さいので
、本実施例では外部汚染の障壁となる５ｘｖＮａを保護
膜の一部として用いている。すなわちＭＯ２２，２２’
Ｊ二に温度７７０°Ｃ１常圧ＣＶＤ法で５ｉｓＮ４膜２
３を形成するのであるが、この工程で５ｉ３Ｎａ膜の成
長に用いるＨＨｓとＭＯ２２＋２２’が反応し、ＭＯは
表面からＭＯ２Ｎに変質する。次にＣＶＤ５ｉ０２膜２
４を形成した後、コンタクト窓１６，１了を開口する（
工程ｂ）。
置の断面図である。゛工程乙において前記実施例と同じ
工程で作製された基板上にＭＯ膜を３００ｎｌ１１の厚
さに被着して、ゲート電極２２、配線２２′を形成する
。Ｍｏは外部からの汚染に対するマスク性が小さいので
、本実施例では外部汚染の障壁となる５ｘｖＮａを保護
膜の一部として用いている。すなわちＭＯ２２，２２’
Ｊ二に温度７７０°Ｃ１常圧ＣＶＤ法で５ｉｓＮ４膜２
３を形成するのであるが、この工程で５ｉ３Ｎａ膜の成
長に用いるＨＨｓとＭＯ２２＋２２’が反応し、ＭＯは
表面からＭＯ２Ｎに変質する。次にＣＶＤ５ｉ０２膜２
４を形成した後、コンタクト窓１６，１了を開口する（
工程ｂ）。
この後ＭＯ膜１８を５ｏｎｍ蒸着し、膜１８上からＡｓ
イオン１９を１００Ｋｅｖ１×１０１５〜１×１０１ｙ
２ｍ 注入し、（工程Ｃ）さらにＡｌ ／ Ｓｉ １・６％２
０を１μｍ蒸着して膜２０と１８の配線パターンを形成
する。
イオン１９を１００Ｋｅｖ１×１０１５〜１×１０１ｙ
２ｍ 注入し、（工程Ｃ）さらにＡｌ ／ Ｓｉ １・６％２
０を１μｍ蒸着して膜２０と１８の配線パターンを形成
する。
下層のＭＯ配線が工程途中でＭＯ２Ｎにおきかわる場合
、第２実施例の方法も使用でき第３図においテＣＶ Ｄ
５ｉ０２膜１５カ５ｉｓＮ４トＣＶ Ｄ ５ｉＯ２（
７）二層膜となり、工程ａで膜１４．１４’はＭＯ１工
程す終了後はＭＯ２Ｎとなっている。
、第２実施例の方法も使用でき第３図においテＣＶ Ｄ
５ｉ０２膜１５カ５ｉｓＮ４トＣＶ Ｄ ５ｉＯ２（
７）二層膜となり、工程ａで膜１４．１４’はＭＯ１工
程す終了後はＭＯ２Ｎとなっている。
以上に述べた３つの実施例では注入イオンをＡｓとした
３１本発明のコンタクト形成法では、コンタクト界面に
合金層が形成されればよいのであるからＡｓ以外のイオ
ン、例えばＰＣＢ等の不純物イオン、ＡＩ、 ＭＯｌ
Ｗ、 Ｔｉ、 Ｚｒ、 Ｈｆｌ Ｎｂ、
Ｔｅａ 等の様な金属イオン、Ａｒ、 Ｈｅ、
Ｋｒ、 Ｘｅ等の様な不活性ガヌイオンも使用する
ことができる。但し０、Ｈの様なガヌイオンは、コンタ
クト界面で配線金属の酸化物、窒化物をつくり、合金属
の抵抗すなわちコンタク）−抵抗を高くするから使用し
ない方が望ましい。
３１本発明のコンタクト形成法では、コンタクト界面に
合金層が形成されればよいのであるからＡｓ以外のイオ
ン、例えばＰＣＢ等の不純物イオン、ＡＩ、 ＭＯｌ
Ｗ、 Ｔｉ、 Ｚｒ、 Ｈｆｌ Ｎｂ、
Ｔｅａ 等の様な金属イオン、Ａｒ、 Ｈｅ、
Ｋｒ、 Ｘｅ等の様な不活性ガヌイオンも使用する
ことができる。但し０、Ｈの様なガヌイオンは、コンタ
クト界面で配線金属の酸化物、窒化物をつくり、合金属
の抵抗すなわちコンタク）−抵抗を高くするから使用し
ない方が望ましい。
また通常の半導体装置の製造においては、コンタクト窓
がＭＯ２Ｎ配線上の他、同時に半導体基板上にも開口さ
れるのが普通である。その場合、半導体基板と反対導電
型となる不純物すなわち基板がＮ型層のみであれば（た
とえばＮＭＯＳデバイスであれば）Ｂイオン、Ｐ型層の
みであれば（たとえばＰＭＯＳデバイスであれば）人Ｓ
およヒＰイオン、Ｐ、 Ｎ両層のある時（たとえば０
ＭＯ８゜／（イボ−ラブバイス） Ａｓ、 ｐ、
Ｂイオンの使用は不適当である。すなわちそれらのイオ
ンは、半導体基板に入って、たとえば最初のドナーアク
セプクによるキャリヤ濃度を下げ、Ａｌ ／ Ｓｉとの
コンタクト抵抗増加や拡散層の接合特性を劣化させるか
らである。
がＭＯ２Ｎ配線上の他、同時に半導体基板上にも開口さ
れるのが普通である。その場合、半導体基板と反対導電
型となる不純物すなわち基板がＮ型層のみであれば（た
とえばＮＭＯＳデバイスであれば）Ｂイオン、Ｐ型層の
みであれば（たとえばＰＭＯＳデバイスであれば）人Ｓ
およヒＰイオン、Ｐ、 Ｎ両層のある時（たとえば０
ＭＯ８゜／（イボ−ラブバイス） Ａｓ、 ｐ、
Ｂイオンの使用は不適当である。すなわちそれらのイオ
ンは、半導体基板に入って、たとえば最初のドナーアク
セプクによるキャリヤ濃度を下げ、Ａｌ ／ Ｓｉとの
コンタクト抵抗増加や拡散層の接合特性を劣化させるか
らである。
さらに本発明の第１実施例においては、」二層部配線の
一部としてＭＯ膜１８を用いたが、他の高融５壱金属Ｗ
、 Ｔｉ、 Ｔａ、 Ｎｂ−川−やＰｔ ｒ Ａ
ｕ ｌ Ａｌ／ｓｉ。
一部としてＭＯ膜１８を用いたが、他の高融５壱金属Ｗ
、 Ｔｉ、 Ｔａ、 Ｎｂ−川−やＰｔ ｒ Ａ
ｕ ｌ Ａｌ／ｓｉ。
Ａｌやこれらの合金等を用いても、ＭＯ２Ｎとの界面に
イオン注入によシ合金層が形成できることは当然である
。高融点金属やＰｔ、Ａｕはその表面に薄い酸化被膜が
生成しても、Ａｌ ／ Ｓｉ配線２０との接触抵抗は十
分低く、はとんど影響を与えないがＡｌ 、 Ａｌ／
Ｓｉを膜１８に用いる場合は安定なＡｌ２Ｏ５がＡｌ
／ Ｓｉ配線２ｏの蒸着前に必ず成長するので膜１８
と２０の接触抵抗が若干高くなることは避けられない。
イオン注入によシ合金層が形成できることは当然である
。高融点金属やＰｔ、Ａｕはその表面に薄い酸化被膜が
生成しても、Ａｌ ／ Ｓｉ配線２０との接触抵抗は十
分低く、はとんど影響を与えないがＡｌ 、 Ａｌ／
Ｓｉを膜１８に用いる場合は安定なＡｌ２Ｏ５がＡｌ
／ Ｓｉ配線２ｏの蒸着前に必ず成長するので膜１８
と２０の接触抵抗が若干高くなることは避けられない。
この様な理由から前者の金属を使用する方が望ましい。
また、本発明はＭＯ２Ｎのみでなく一般に低抵抗で金属
伝導性を示す他の高融点窒化物に対しても有効である、 発明の効果 以上述べた様に、本発明によるコンタクトの形成方法で
は、イオン注入によって、ＭＯ２Ｎ等の高融点窒化物と
、上層部配線層との界面に両者を構成する元素からなる
抵抗の低い合金層を形成することができ、従来法の場合
の様に高融点窒化物と上部配線層との間に不連続な境界
を生じないから、コンタクト抵抗を著しく下げることが
できる。従って、高融点窒化物配線を用いるデバイスに
おいて、大きいコンタクト抵抗並びにそのバラツキに帰
因する特性劣化を防よし、高融点窒化物配線の低抵抗性
を生かした高速化、高性能化の実現にその効果を発揮す
るものである。また高融点金属膜配線を用いたデバイス
においても、そのプロセス途中において必然的に金属表
面が窒化する場合がある。例えば、高融点金属上に保護
膜Ｓｉｓ Ｎ４ を形成した場合のＮＨｓとの反応に
よる窒化等であり、本発明はこの様なプロセスを通るデ
バイスに対するコンタクト形成にも有効である。
伝導性を示す他の高融点窒化物に対しても有効である、 発明の効果 以上述べた様に、本発明によるコンタクトの形成方法で
は、イオン注入によって、ＭＯ２Ｎ等の高融点窒化物と
、上層部配線層との界面に両者を構成する元素からなる
抵抗の低い合金層を形成することができ、従来法の場合
の様に高融点窒化物と上部配線層との間に不連続な境界
を生じないから、コンタクト抵抗を著しく下げることが
できる。従って、高融点窒化物配線を用いるデバイスに
おいて、大きいコンタクト抵抗並びにそのバラツキに帰
因する特性劣化を防よし、高融点窒化物配線の低抵抗性
を生かした高速化、高性能化の実現にその効果を発揮す
るものである。また高融点金属膜配線を用いたデバイス
においても、そのプロセス途中において必然的に金属表
面が窒化する場合がある。例えば、高融点金属上に保護
膜Ｓｉｓ Ｎ４ を形成した場合のＮＨｓとの反応に
よる窒化等であり、本発明はこの様なプロセスを通るデ
バイスに対するコンタクト形成にも有効である。
第１図ａ、 ｂは従来のＭＯ２Ｎ −Ａｌ ／ Ｓｉ
：Ｉ 、／ ｐクトを形成する工程を説明する工程
断面図である。 第２図ａ−ｄは本発明によるＭＯ２Ｎ−Ａｌ／Ｓｉ
コンタクトを形成する工程を示す第１実施例の断面図で
あり、第３図ａ−ｃは本発明の第２実施例の工程断面図
、第４図ａ−ｄは本発明の第３実施例の工程断面図であ
る。 １１・・・・・・Ｐ型Ｓ１．１４・・・・・・ＭＯ２Ｎ
ゲート電極、１ ４’ −−−＝−ＭＯ２Ｎ自己線、
１ ５ ・旧＝ ＣＶ Ｄ Ｓｉ ０２ Ｊｌｉ
ｆ、１６・・・・・・ＭＯ２Ｎ配線とＡｌ ／ Ｓｉと
のコンタクト窓、１７・・・・・・ソース・ドレンコン
タクト窓、１８°°°・・・Ｍｏ膜、１９１ ２１・旧
・・Ａｓイオン、２ｏ・・・・・・Ａｌ ／ Ｓｉ配線
。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第３図 第４図 ２３
：Ｉ 、／ ｐクトを形成する工程を説明する工程
断面図である。 第２図ａ−ｄは本発明によるＭＯ２Ｎ−Ａｌ／Ｓｉ
コンタクトを形成する工程を示す第１実施例の断面図で
あり、第３図ａ−ｃは本発明の第２実施例の工程断面図
、第４図ａ−ｄは本発明の第３実施例の工程断面図であ
る。 １１・・・・・・Ｐ型Ｓ１．１４・・・・・・ＭＯ２Ｎ
ゲート電極、１ ４’ −−−＝−ＭＯ２Ｎ自己線、
１ ５ ・旧＝ ＣＶ Ｄ Ｓｉ ０２ Ｊｌｉ
ｆ、１６・・・・・・ＭＯ２Ｎ配線とＡｌ ／ Ｓｉと
のコンタクト窓、１７・・・・・・ソース・ドレンコン
タクト窓、１８°°°・・・Ｍｏ膜、１９１ ２１・旧
・・Ａｓイオン、２ｏ・・・・・・Ａｌ ／ Ｓｉ配線
。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第３図 第４図 ２３
Claims (1)
- （１）半導体基体の表面上に、少なくとも表面が窒化し
た高融点金属膜からなる第１の伝導体を形成する工程と
、前記第１の伝導体の表面の少なくとも一部と接触する
ように金属又は合金膜を被着する工程と、前記金属又は
合金膜上からイオン注入し、前記第１の伝導体及び金属
又は合金膜の界面を含む領域に前記第１の伝導体及び金
属又は合金膜両方からの元素を含む金属層又は合金層を
形成する工程とを含むことを特長とする半導体装置の製
造方法。 Ｑ）半導体基体の表面上に、少なくとも表面が窒化して
いる高融点金属膜からなる第１の伝導体を形成する工程
と、前記第１の伝導体表面上の一部領域にイオン注入す
る工程と、少なくとも前記イオン注入された領域の一部
に接触するように金属又は合金膜を被着して第２の伝導
体としだ後熱処理し、前記第１及び第２の伝導体の界面
を含む領域に、前記第１及び第２の伝導体両方からの元
素を含む合金層を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320583A JPS59148349A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320583A JPS59148349A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148349A true JPS59148349A (ja) | 1984-08-25 |
Family
ID=12104159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320583A Pending JPS59148349A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148349A (ja) |
-
1983
- 1983-02-14 JP JP2320583A patent/JPS59148349A/ja active Pending
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