JPS59147545A - Synchronizing signal generator - Google Patents
Synchronizing signal generatorInfo
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- JPS59147545A JPS59147545A JP58020880A JP2088083A JPS59147545A JP S59147545 A JPS59147545 A JP S59147545A JP 58020880 A JP58020880 A JP 58020880A JP 2088083 A JP2088083 A JP 2088083A JP S59147545 A JPS59147545 A JP S59147545A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は外部信号に同期した任意信号を発生する同期
信号発生装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a synchronization signal generation device that generates an arbitrary signal synchronized with an external signal.
例えば制御系の周波数応答特性を測定するものとしてサ
ーボアナライザが用いられる。このものはテスト信号と
して正弦波や方形波などの発生機能を有し、このテスト
信号と測定対象の出力を比較するようにしているが、こ
のききテスト信号として測定対象の入力と同期したもの
が用いられている。For example, a servo analyzer is used to measure the frequency response characteristics of a control system. This device has a function to generate a sine wave, square wave, etc. as a test signal, and this test signal is compared with the output of the measurement target, but this test signal is synchronized with the input of the measurement target. It is used.
しかして、従来このような測定対象の入力つまり外部信
号に同期した信号を得るための手吹としてＰＬＬ（ＰＨ
ＡＳＢ ＬＯＣＫＥＤ ＬＯＯＰ）が知られている。Conventionally, PLL (PHL) was used as a hand-held device to obtain a signal synchronized with the input of the measurement target, that is, an external signal.
ASB LOCKED LOOP) is known.
ところが、このものは同期信号が数Ｈｚ以下の低周波に
なると同期に要する情報量が少なくなるため不安定とな
り同期するまでに時間がかかる欠点があった。However, this method has the drawback that when the synchronization signal has a low frequency of several Hz or less, the amount of information required for synchronization decreases, making it unstable and requiring a long time to achieve synchronization.
この発明は上記欠点を除去するためなされたもので、低
周波＠領域は勿論ｔべての周波数領域において安定して
外部信号に同期した任意言号を発生することができる同
期信号発生装置を提供することを目的とする。The present invention has been made to eliminate the above-mentioned drawbacks, and provides a synchronization signal generator that can stably generate arbitrary words synchronized with an external signal not only in the low frequency region but also in all frequency regions. The purpose is to
以下、この発明の一実施例を図面ｌこ従い説明する。An embodiment of the present invention will be described below with reference to FIG.
第１図において１は外部信号が入力される入力２のμ端
子を接続している。このフリップフロップ回路２はＱ端
子、Ｑ端子を夫々ゲート回路３Ｌ３２を介してアップダ
ウンカウンタ４のＵ端子、Ｄ端子に接続している。この
カウンタ４はＭビット構成をなし、またプリセット入力
（ｘ＝ｍｘｏ）が与えられるようにしている。In FIG. 1, numeral 1 connects the μ terminal of input 2 to which an external signal is input. This flip-flop circuit 2 has a Q terminal and a Q terminal connected to a U terminal and a D terminal of an up/down counter 4 via a gate circuit 3L32, respectively. This counter 4 has an M-bit configuration and is configured to receive a preset input (x=mxo).
カウンタ４ｆこはラッチ５を介してレートマルチプライ
ヤ６を接続している。このレートマルチプライヤ６はＭ
ビット構ａｆなすとともにＦＨｚのクロックにより駆動
されるようにしている。A rate multiplier 6 is connected to the counter 4f via a latch 5. This rate multiplier 6 is M
It has a bit structure af and is driven by an FHz clock.
レートマルチプライヤ６には上記ゲート回路鴇・３２お
よびカウンタ７を接続している。このカラ子Ｒを上記入
力端子１に接続するとともにラッチ５に接続している。The rate multiplier 6 is connected to the gate circuit 32 and the counter 7. This collar R is connected to the input terminal 1 and also to the latch 5.
また、カウンタ７にはＲＡＭ（リードオンリメモリ）８
を接続し、このＲＯＭ８１こＤＡコンバータ９を介して
出力端子１０を接続している。The counter 7 also has RAM (read only memory) 8.
This ROM 81 is connected to the output terminal 10 via the DA converter 9.
次にその作用を説明する。Next, its effect will be explained.
いま、アップダウンカウンタ４に入力ｘ（＝ｍｘ。）を
プリセットすると、このときカウンタ４の出力はラッチ
５１こラッチされる。するき、レートマルチプライヤ６
の乗数が決定され、所定出力が発生する。この状轢で、
入力端子１ ｊｃ ｙＨｚの外部信号が与えられると、
カウンタ７がリセットされるとともにフリップフロップ
回路２のＱ端子に１１＃出力が発生し、レートマルチプ
ライヤ６の出力はゲはアップカラントラ始める。また、
これと同時（こレートマルチプライヤ６の出力はカウン
タ７（ごてカウントサ几る。その後このカウンタ７がオ
ーバフローすると、フリップフロップ回路２のＲ端子ｌ
こ°１”出力が与えられる。すると同フリップフロップ
回路２のθ端子に”ｌ”出力が発生し、レートマルチプ
ライヤ６の出力は今度はゲート回路３２を介してアップ
ダウンカウンタ４のダウン端子りに与えられる。これｆ
こより同カウンタ４はダウンカウントを始める。Now, when input x (=mx.) is preset to the up/down counter 4, the output of the counter 4 is latched by the latch 51. Suki, rate multiplier 6
A multiplier is determined and a predetermined output is generated. In this situation,
When an external signal of input terminal 1 jc yHz is given,
As the counter 7 is reset, an 11# output is generated at the Q terminal of the flip-flop circuit 2, and the output of the rate multiplier 6 starts to run up. Also,
At the same time, the output of the rate multiplier 6 is sent to the counter 7. When the counter 7 overflows, the R terminal of the flip-flop circuit 2
1" output is given. Then, an "l" output is generated at the θ terminal of the flip-flop circuit 2, and the output of the rate multiplier 6 is then passed through the gate circuit 32 to the down terminal of the up/down counter 4. This is given to f
From this point on, the counter 4 starts counting down.
以下、入力端子１に外部信号が与えられると上述同様の
動作が繰返えされる。この場合かかる動作タイミングを
図示すると、第２図に示すようになる。ここで、第２図
中（ａ）は周期１／ｙで与えられる外部信号、（ｂ）は
カウンタ７の出力、（Ｃ）はフリップフロップ回路２の
Ｑ端子の出力、（ｄ）はアップダウンカウンタ４のアッ
プカウント出力、（ｅ）は四カウンタ４のダウンカウン
ト出力である。Thereafter, when an external signal is applied to input terminal 1, the same operation as described above is repeated. The operational timing in this case is illustrated in FIG. 2. Here, in FIG. 2, (a) is an external signal given with a period of 1/y, (b) is the output of the counter 7, (C) is the output of the Q terminal of the flip-flop circuit 2, and (d) is an up-down signal. The up-count output of the counter 4, and (e) the down-count output of the four counter 4.
この場合、アップダウンカウンタ４のプリセット入力値
をＸ、この時のカランタフの出力をＸ。In this case, the preset input value of the up/down counter 4 is X, and the output of Carantuff at this time is X.
Ｈｚとすると次式が成立する。Hz, the following equation holds true.
ただしＸ＝ｍｘ、）
一方、外部信号１周期尚りのアップパルス数は１Ｍ
□ ・２ ・Ｘ
Ｘ
で、また、外部信号１周萌当りのダウンパルス数は
である。したがって、１周期に増減するパルス数は
となり、これによりアップダウンカウンタ４の初期値を
Ｘとすると、Ｐ周期後は次式が成立する。However, X=mx,) On the other hand, the number of up pulses per one cycle of the external signal is 1M □ 2 * X X , and the number of down pulses per one cycle of the external signal is . Therefore, the number of pulses that increases or decreases in one cycle is as follows.If the initial value of the up/down counter 4 is set to X, then the following equation holds true after P cycles.
＝２Ｍ＠ｘ 上式は離散的だが連、虎と考えて解くと。=2M@x The above equation is discrete, but if you think of it as a series or a tiger, you can solve it.
となり、上式に（１１式を代入すると
となる。すなわち、上式は減衰して最終的にＹ＝Ｘとな
る。Then, by substituting the equation (11) into the above equation, we get.In other words, the above equation attenuates and finally becomes Y=X.
いま、収束の割合を考えるため具体的数値を仮定する。Now, in order to consider the rate of convergence, we will assume specific numerical values.
すなわちＹ＝２ｘｏ 、 ｍ＝１００． Ｎ＝１０とす
る吉。That is, Y=2xo, m=100. Good luck with N=10.
（２）式は 周期＝一定の関係が成立つ。Equation (2) is Period = A certain relationship holds true.
この結果１３）弐ｌこおいてＸ。＝１０ｆ（ｚとおくと
、１優収東ではＰ＝３．９→４，０．１％収束ではＰ−
６２→７および０．０１％収束ではＰ＝８．５→９とな
り、このときのカウンタ７の内容をＲＯＭ８のアドレス
とすればＲＯＭ８に停き込まれたデジタル値に対応して
外部信号に同期した任意周期波形（正弦波、方形波、三
角波、その他）の出力信号がＤＡコンバータ９を介して
発生されることになる。As a result, 13) 2) and then X. = 10f (If we set z, P = 3.9 → 4 in the 1-excellence east, P- in the 0.1% convergence
62 → 7 and 0.01% convergence, P = 8.5 → 9, and if the contents of counter 7 at this time are the address of ROM 8, synchronization with the external signal corresponds to the digital value stored in ROM 8. An output signal having an arbitrary periodic waveform (sine wave, square wave, triangular wave, etc.) is generated via the DA converter 9.
この場合、上述では外部信号と出力信号の周波数比が１
：１について述べているが、カウンタ７の出力側に分周
器を挿入すれば高周波信号が得られ、またカウンタ７の
途中からフリップフロップ回路２へ信号を帰還させれば
低周波に同期した信号が得られる。In this case, in the above case, the frequency ratio of the external signal and the output signal is 1.
:1, but if a frequency divider is inserted on the output side of the counter 7, a high frequency signal can be obtained, and if the signal is fed back to the flip-flop circuit 2 from the middle of the counter 7, a signal synchronized with a low frequency can be obtained. is obtained.
したがって、この発明によれば低周波数領域は勿論すべ
ての周波散領域ｌこおいて安定して外部信号に同期した
任意信号を発生することができる同期信号発生装置が得
られることになる。Therefore, according to the present invention, it is possible to obtain a synchronization signal generating device that can stably generate an arbitrary signal synchronized with an external signal not only in a low frequency region but also in all frequency dispersion regions.
なお、この発明は上記実施例にのみ限定されず要旨を変
（財）しない範囲で適宜変形して実施できる。It should be noted that the present invention is not limited to the above-mentioned embodiments, but can be implemented with appropriate modifications within the scope without changing the gist.
例えば上述ではカウンタ７、レートマルチプライヤ６、
アップダウンカウンタ４はバイナリカウンタで記述した
が、これに限らないのは勿論である。For example, in the above example, the counter 7, the rate multiplier 6,
Although the up/down counter 4 has been described as a binary counter, it is of course not limited to this.
また短時間に外部信号に同期させるには外部信号の周朗
を測定しこれの逆数演算を行ないこの値をアップダウン
カウンタ４の入力Ｘとして与えればよい。Further, in order to synchronize with an external signal in a short period of time, it is sufficient to measure the frequency of the external signal, perform a reciprocal calculation, and provide this value as the input X of the up/down counter 4.
第１図はこの発明の一実施例を示すブロック図 □
、第２図は同実施例を説明するためのタイムチャートで
ある。Figure 1 is a block diagram showing one embodiment of this invention □
, FIG. 2 is a time chart for explaining the same embodiment.
Claims (2)
ンタの内容に応じて乗数が決定されるレートマルチプラ
イヤと、このレートマルチプライヤの出力をカウントす
るカウンタと、外部信号に同期して上記レートマルチプ
ライヤの出力にて上記アップダウンカウンタをアップカ
ウントさせるとともｌこ上記カウンタのオーバフローを
まって上記レートマルチプライヤの出力Ｅこて上記アッ
プダウンカウンタをダウンカウントさせる手段と、上記
カウンタの内容に応じて任意周期波形の出力を発生する
手段とを具備することを特徴とする同期信号発生装置。(1) An up/down counter, a rate multiplier whose multiplier is determined according to the contents of the up/down counter, a counter that counts the output of this rate multiplier, and a counter that counts the output of the rate multiplier in synchronization with an external signal. A means for causing the up/down counter to count up at the output and waiting for an overflow of the counter to cause the output of the rate multiplier to count down, and an arbitrary means depending on the contents of the counter. 1. A synchronization signal generation device comprising: means for generating a periodic waveform output.
段を有することを特徴とする特許請求の範囲第１項記載
の同期信号発生装置。(2) The synchronization signal generating device according to claim 1, further comprising means for latching the contents of the up/down counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020880A JPS59147545A (en) | 1983-02-10 | 1983-02-10 | Synchronizing signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020880A JPS59147545A (en) | 1983-02-10 | 1983-02-10 | Synchronizing signal generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59147545A true JPS59147545A (en) | 1984-08-23 |
| JPH0362054B2 JPH0362054B2 (en) | 1991-09-24 |
Family
ID=12039500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020880A Granted JPS59147545A (en) | 1983-02-10 | 1983-02-10 | Synchronizing signal generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147545A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08137553A (en) * | 1994-11-14 | 1996-05-31 | Hifumi Kimura | Servo motor speed controller |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55147807A (en) * | 1979-05-07 | 1980-11-18 | Mitsubishi Electric Corp | Signal generator |
| JPS57138412U (en) * | 1981-02-19 | 1982-08-30 |
-
1983
- 1983-02-10 JP JP58020880A patent/JPS59147545A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55147807A (en) * | 1979-05-07 | 1980-11-18 | Mitsubishi Electric Corp | Signal generator |
| JPS57138412U (en) * | 1981-02-19 | 1982-08-30 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08137553A (en) * | 1994-11-14 | 1996-05-31 | Hifumi Kimura | Servo motor speed controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0362054B2 (en) | 1991-09-24 |
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