JPS5914108A - 基準レベル設定回路 - Google Patents
基準レベル設定回路Info
- Publication number
- JPS5914108A JPS5914108A JP12269382A JP12269382A JPS5914108A JP S5914108 A JPS5914108 A JP S5914108A JP 12269382 A JP12269382 A JP 12269382A JP 12269382 A JP12269382 A JP 12269382A JP S5914108 A JPS5914108 A JP S5914108A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- reference level
- level
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［Ａ、利用分野〕
本発明は、記録媒体から検出された信号より、正確な元
のデジタル信号が検出されるように、検出信号のハイレ
ベル及びローレベル期間を区分する基準レベルを自動的
に変更する構成としたデジタル信号検出の為の基準レベ
ル設定回路に関する。
のデジタル信号が検出されるように、検出信号のハイレ
ベル及びローレベル期間を区分する基準レベルを自動的
に変更する構成としたデジタル信号検出の為の基準レベ
ル設定回路に関する。
最近に於いて、音声信号（アナログ信号）をＰＣＭ信号
に変換して光学的にディスクに記録し、再生するデジタ
ルオーディオディスクが提案されている。この場合、デ
ジタルデータを適当なデジタル変調方式例えば８／１４
変調（８ビツトのデータを１４ビツトのデータに変換す
る。ＢｌｔＥ’Ｍ変調と称されている）によりディスク
に記録することが考えられている。斯様にして、記録さ
れたディスクから元のデジタル信号を得る為には、ピッ
クアップ手段によりピックアップされた信号を適当な基
準レベルと比較することにより、ハイレベル期間とロー
レベル期間を決定してやれば良い。
に変換して光学的にディスクに記録し、再生するデジタ
ルオーディオディスクが提案されている。この場合、デ
ジタルデータを適当なデジタル変調方式例えば８／１４
変調（８ビツトのデータを１４ビツトのデータに変換す
る。ＢｌｔＥ’Ｍ変調と称されている）によりディスク
に記録することが考えられている。斯様にして、記録さ
れたディスクから元のデジタル信号を得る為には、ピッ
クアップ手段によりピックアップされた信号を適当な基
準レベルと比較することにより、ハイレベル期間とロー
レベル期間を決定してやれば良い。
しかし、この基準レベルは正確に設定されなければ、得
られる（検出される）デジタル信号は不正確な信号とな
ってし捷い、デジタルデーク再生の誤り率が増加してし
まう。そして、この基準レベルを一義的に設定すること
は好ましくない。何故なら、ディスクから得られる現実
の信号は、ディスクの書込み条件のバラツキや、再生時
に於けるディスク変動等の影響により、ディスク相互間
及び同一ディスクに於いても時間的に変動するからであ
る。
られる（検出される）デジタル信号は不正確な信号とな
ってし捷い、デジタルデーク再生の誤り率が増加してし
まう。そして、この基準レベルを一義的に設定すること
は好ましくない。何故なら、ディスクから得られる現実
の信号は、ディスクの書込み条件のバラツキや、再生時
に於けるディスク変動等の影響により、ディスク相互間
及び同一ディスクに於いても時間的に変動するからであ
る。
（Ｃ，従来技術〕
上述した点を考慮して基準レベルを自動的に変更する構
成とし、常に正確なハイレベル及びローレベル期間を有
するデジタル信号が検出できるようにしたものが、既に
特願昭５６−１７７４６８号にて提案されている。
成とし、常に正確なハイレベル及びローレベル期間を有
するデジタル信号が検出できるようにしたものが、既に
特願昭５６−１７７４６８号にて提案されている。
上述した基準レベルの自動変更を常時行うこととすると
、記録媒体から検出される信号そのものが欠落したとき
、斯かる自動変更が誤動作する慣れがある。
、記録媒体から検出される信号そのものが欠落したとき
、斯かる自動変更が誤動作する慣れがある。
［Ｅ、本発明の目的〕
本発明は信号が欠落していないときにのみ、基準レベル
の自動変更が行われるようにして誤動作を防止したもの
である。
の自動変更が行われるようにして誤動作を防止したもの
である。
［Ｆ、本発明の実施例〕
先づ、本発明の前提となる基準レベルの自動設定回路に
ついて、説明する。
ついて、説明する。
現在提案されているデジタルオーディオディスクは、デ
ジタルデータがＥ’Ｆ’Ｍ変調されて記録されている。
ジタルデータがＥ’Ｆ’Ｍ変調されて記録されている。
ＥＦ’Ｍ変調により、８データビツトのデータは１４チ
ヤンネルビツトのデータに変換されるのであるが、８ビ
ツトで表現できるデータの数より１４ビツトで表現でき
るデータの数は、当然多いことになるから、１４チヤン
ネルビツトのデータに対して、いくらかの制約を付与す
ることができる。例えば、１４チヤンネルビツトのデー
タをＮＲＺ方式で記録するとしたとき、信号反転間隔（
ハイレベル及びローレベル期間）が３チャンネルビット
以上で１１チヤンネルビツト以下という制約を付与する
ことができる。そこで、以下に述べる実施例に於いては
、最小信号反転間隔が正規の３チャンネルビット分の間
隔となるように基準レベルを自動的に変更する構成とし
ている。
ヤンネルビツトのデータに変換されるのであるが、８ビ
ツトで表現できるデータの数より１４ビツトで表現でき
るデータの数は、当然多いことになるから、１４チヤン
ネルビツトのデータに対して、いくらかの制約を付与す
ることができる。例えば、１４チヤンネルビツトのデー
タをＮＲＺ方式で記録するとしたとき、信号反転間隔（
ハイレベル及びローレベル期間）が３チャンネルビット
以上で１１チヤンネルビツト以下という制約を付与する
ことができる。そこで、以下に述べる実施例に於いては
、最小信号反転間隔が正規の３チャンネルビット分の間
隔となるように基準レベルを自動的に変更する構成とし
ている。
比較器ｔ１）には、ピックアップ手段より得られたＥＦ
Ｍ信号（第２図ｇ）がコンデンサ（２）により直流分を
カットされて入力されていると共に、例えば通常は０レ
ベルである基準レベル信号（第２図ｇ）が入力されてお
り、以って基準レベル（ｇ）に対してＥ Ｆ Ｍ 信号
（！Ｌ）のハイレベル及びローレベル期間が決定され、
第２図（ｂ）に示す如きＦｉＦＭデジタル信号が作成さ
れる。基準レベル信号（ｇ）は、アップ・ダウン・カウ
ンタ（４）及びＤ ／ Ａ変換器（６）にて構成された
基準レベル変更回路（３）より出力されており、通常カ
ウンタ（４）の出力はＯとなっている。
Ｍ信号（第２図ｇ）がコンデンサ（２）により直流分を
カットされて入力されていると共に、例えば通常は０レ
ベルである基準レベル信号（第２図ｇ）が入力されてお
り、以って基準レベル（ｇ）に対してＥ Ｆ Ｍ 信号
（！Ｌ）のハイレベル及びローレベル期間が決定され、
第２図（ｂ）に示す如きＦｉＦＭデジタル信号が作成さ
れる。基準レベル信号（ｇ）は、アップ・ダウン・カウ
ンタ（４）及びＤ ／ Ａ変換器（６）にて構成された
基準レベル変更回路（３）より出力されており、通常カ
ウンタ（４）の出力はＯとなっている。
ピンクアップ手段より得られるＥＦＭ信号（ａ）は波形
がなまっている為、基準レベル（ｇ）の位置によって、
得られるＥＦＭデジタル信号（ｂ）は大きく変動する。
がなまっている為、基準レベル（ｇ）の位置によって、
得られるＥＦＭデジタル信号（ｂ）は大きく変動する。
ＥＦＭデジタル信号（ｂ）は判定回路（６）ニ入力され
、ハイレベル及びローレベル期間の最小期間が正規０３
チヤンネルビツト相当の期間（約６９４ｎ８）となって
いるか否かが判定される。
、ハイレベル及びローレベル期間の最小期間が正規０３
チヤンネルビツト相当の期間（約６９４ｎ８）となって
いるか否かが判定される。
単安定マルチバイブレータ（７）及びＤ型フリップ・フ
ロップ（８）はローレベル期間が所定期間（約６９４ｎ
８）以下となることがあるか否かを判定することにより
、基準レベル（ｇ）が適正レベル［有］）より下方にづ
れているか否かを判定するものである。
ロップ（８）はローレベル期間が所定期間（約６９４ｎ
８）以下となることがあるか否かを判定することにより
、基準レベル（ｇ）が適正レベル［有］）より下方にづ
れているか否かを判定するものである。
単安定マルチバイブレータ（７）は信号（ｂ）の立下り
にてトリガされ、前記所定期間だけＱ出力（第２図Ｃ）
がハイレベルとなる。フリップ・フロップ（８）はリセ
ット入力がローレベルのときリセット伏態にあり、リセ
ット入力がノ・イレペルのときＴ入力（信号ｂ）の立上
りに応答してデータ入力（信号Ｃ）を読込む。第２図に
依れば、ＫＰＭデジタル信号（ｂ＋、ｂ２）のローレベ
ル期間が所定期間以下となっており、このとき、フリッ
プ・フロップ（８）のＱ出力より判定パルス（＾１．む
）が得られる。
にてトリガされ、前記所定期間だけＱ出力（第２図Ｃ）
がハイレベルとなる。フリップ・フロップ（８）はリセ
ット入力がローレベルのときリセット伏態にあり、リセ
ット入力がノ・イレペルのときＴ入力（信号ｂ）の立上
りに応答してデータ入力（信号Ｃ）を読込む。第２図に
依れば、ＫＰＭデジタル信号（ｂ＋、ｂ２）のローレベ
ル期間が所定期間以下となっており、このとき、フリッ
プ・フロップ（８）のＱ出力より判定パルス（＾１．む
）が得られる。
以って、この判定パルスにてカウンタ（４）がアップ計
数され、Ｄ ／ Ａ変換器（６）の出力は増大し、基準
レベル（ｇ）を上方に押し上げ、適正レベル［有］）に
近づける。
数され、Ｄ ／ Ａ変換器（６）の出力は増大し、基準
レベル（ｇ）を上方に押し上げ、適正レベル［有］）に
近づける。
単安定マルチバイブレータ（９）及びＤ型フリップ・フ
ロップ（ｌＯ）はハイレベル期間が所定期間以下となる
ことがあるち）否かを判定することにより、基準レベル
（ｇ）が適正レベル供）より上方にづれでいるか否か（
第３図参照）を判定する。この場合には、信号（ｂ）を
インバータ（川にて反転した信号（ｂ）を利用する。そ
うすると、もし基準レベル（ｇ）が上方にづれでいれば
、判定パルス（ｆｌ、 ｆ２． ｆｓ）が得られ、カラ
／り（４）がダウン計数され、Ｄ／Ａ変換器（５）の出
力は減少し、基準レベル（ｇ）を下方に押し下げ、適正
レベル（ｈ）に近づける。
ロップ（ｌＯ）はハイレベル期間が所定期間以下となる
ことがあるち）否かを判定することにより、基準レベル
（ｇ）が適正レベル供）より上方にづれでいるか否か（
第３図参照）を判定する。この場合には、信号（ｂ）を
インバータ（川にて反転した信号（ｂ）を利用する。そ
うすると、もし基準レベル（ｇ）が上方にづれでいれば
、判定パルス（ｆｌ、 ｆ２． ｆｓ）が得られ、カラ
／り（４）がダウン計数され、Ｄ／Ａ変換器（５）の出
力は減少し、基準レベル（ｇ）を下方に押し下げ、適正
レベル（ｈ）に近づける。
これまでの説明は、最小信号反転間隔を利用するもので
あったが、最大信号反転間隔（１１チギンネルビツト相
当）を利用しても良い。
あったが、最大信号反転間隔（１１チギンネルビツト相
当）を利用しても良い。
さて、本発明の要旨は、記録媒体より検出されるべき信
号がドロップアウト等により欠落しているとき、これを
信号欠落検出回路ｃ２０）にて検出し、この検出出力（
ｊ）にて、基準レベル変更回路（３）の動作を禁止する
禁示回路（３０）を駆動させんとするものである。即ち
、信号欠落検出回路■′１にて信号の欠落が検出され、
その出力（ｊ）がＬレベルと力ると、禁止回路（３０）
を構成する２個のゲー） （３０ａ） （３０ｂ）は共
にオフ状態となり、基準レベル変更回路（ｐの動作は停
止される。
号がドロップアウト等により欠落しているとき、これを
信号欠落検出回路ｃ２０）にて検出し、この検出出力（
ｊ）にて、基準レベル変更回路（３）の動作を禁止する
禁示回路（３０）を駆動させんとするものである。即ち
、信号欠落検出回路■′１にて信号の欠落が検出され、
その出力（ｊ）がＬレベルと力ると、禁止回路（３０）
を構成する２個のゲー） （３０ａ） （３０ｂ）は共
にオフ状態となり、基準レベル変更回路（ｐの動作は停
止される。
第４図は信号欠落検出回路（２０）の−例を示している
。この回路は、先づダイオード＠１）（２１１コンデン
サ（四（四及び抵抗（ｚ３： （’ｚ３）にて信号（ａ
）のピーク−ピーク値（Ｐｒ−Ｐ）に等しい直流電圧を
、可変抵抗器（２４）の両端に発生させる。即ち、第５
図（ａ）は信号（ａ）の包絡線を示しており、可変抵抗
器（２４）の両端には、第５図（ａ）に示す如く、ピー
ク値よりダイオード防）の降下電圧り差引いた値の直流
電圧が印加されることになる。この直流電圧を可変抵抗
器（２（１）にて適当に分圧してレベル（ｋ）とし、〔
第５図（ａ）参照〕比較器（２（へ）の一端子に入力す
る。一方、比較器（２６）の子端子には信号（ａ）をそ
のマ壕入力する。すると、比較器（２均の出力（１）は
、信号（ａ）が存在する場合は、Ｈレベル−Ｌレベルを
繰返すが〔第５図（１）斜線部分〕、信号が欠落する期
間（Ｔ）は、Ｌレベルの壕まである。
。この回路は、先づダイオード＠１）（２１１コンデン
サ（四（四及び抵抗（ｚ３： （’ｚ３）にて信号（ａ
）のピーク−ピーク値（Ｐｒ−Ｐ）に等しい直流電圧を
、可変抵抗器（２４）の両端に発生させる。即ち、第５
図（ａ）は信号（ａ）の包絡線を示しており、可変抵抗
器（２４）の両端には、第５図（ａ）に示す如く、ピー
ク値よりダイオード防）の降下電圧り差引いた値の直流
電圧が印加されることになる。この直流電圧を可変抵抗
器（２（１）にて適当に分圧してレベル（ｋ）とし、〔
第５図（ａ）参照〕比較器（２（へ）の一端子に入力す
る。一方、比較器（２６）の子端子には信号（ａ）をそ
のマ壕入力する。すると、比較器（２均の出力（１）は
、信号（ａ）が存在する場合は、Ｈレベル−Ｌレベルを
繰返すが〔第５図（１）斜線部分〕、信号が欠落する期
間（Ｔ）は、Ｌレベルの壕まである。
比較器（２０の出力（１）は、リトリガブル型のワンシ
ョット回路し６）に人力されている。それ故、このワン
ショット回路（２６）のＱ出力は信号欠落期間中に於い
て、Ｌレベルとなる〔第５図（ｊ）〕。即ち、この期間
中は禁止回路’：ｔｏ）が駆動され、基準レベル変更回
路（３）は不動作状、（６）となる。尚、ワンショット
回路（２６）の準安定期間は、信号（ａ）に宮まノする
最大周期より、少し長く設定する。
ョット回路し６）に人力されている。それ故、このワン
ショット回路（２６）のＱ出力は信号欠落期間中に於い
て、Ｌレベルとなる〔第５図（ｊ）〕。即ち、この期間
中は禁止回路’：ｔｏ）が駆動され、基準レベル変更回
路（３）は不動作状、（６）となる。尚、ワンショット
回路（２６）の準安定期間は、信号（ａ）に宮まノする
最大周期より、少し長く設定する。
〔０・効果〕
信号の最大周期よυ長い信号欠落があった場合、基準レ
ベルの変更は行わないので、誤動作することがない。
ベルの変更は行わないので、誤動作することがない。
第１図は本発明に係るデジタル信号検出の為の基準レベ
ル設定回路のブロックダイヤグラム、第２図及び第３図
はその動作波形図、第４図は信号欠落検出回路を示す図
、第５図はその動作波形図である。 （３）は基準レベル変更回路、シ〔〜は信号欠落検出回
路、（３Ｆ））・・・禁止回路。 第４図 ［ｉｌ 区 ０つ
ル設定回路のブロックダイヤグラム、第２図及び第３図
はその動作波形図、第４図は信号欠落検出回路を示す図
、第５図はその動作波形図である。 （３）は基準レベル変更回路、シ〔〜は信号欠落検出回
路、（３Ｆ））・・・禁止回路。 第４図 ［ｉｌ 区 ０つ
Claims (1)
- 【特許請求の範囲】 ＋１１ 記録媒体から検出された信号を、基準レベル
と比較することによシ、信号のハイレベル及びローレベ
ル期間を決定して元のデジタル信号を検出するのに際し
て、 基準レベルを自動的に変化させる基準レベル変更回路と
、記録媒体から検出される信号の欠落時忙於いて前記基
準レベル変更回路による基準レベルの変更を禁止する禁
止回路を設けたことを特徴とするデジタル信号検出の為
の基準レベル設定回路。 ＋２１ 信Ｍのハイレベルモジ＜はローレベル期間が
正規の最小（または最大）期間以下（または以上）に々
ることがあるか否かを示す信号に基いて、基準レベル変
更回路を制御することを特徴とする特許請求の範囲第１
項記載のデジタル信号検出の為の基準レベル設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12269382A JPS5914108A (ja) | 1982-07-13 | 1982-07-13 | 基準レベル設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12269382A JPS5914108A (ja) | 1982-07-13 | 1982-07-13 | 基準レベル設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5914108A true JPS5914108A (ja) | 1984-01-25 |
| JPH0445910B2 JPH0445910B2 (ja) | 1992-07-28 |
Family
ID=14842276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12269382A Granted JPS5914108A (ja) | 1982-07-13 | 1982-07-13 | 基準レベル設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914108A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891514A (ja) * | 1981-11-11 | 1983-05-31 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 信号変換回路 |
-
1982
- 1982-07-13 JP JP12269382A patent/JPS5914108A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891514A (ja) * | 1981-11-11 | 1983-05-31 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 信号変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0445910B2 (ja) | 1992-07-28 |
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