JPS5913666Y2 - エンベロ−プ波形発生器 - Google Patents

Description

【考案の詳細な説明】 この考案は、ディジタル技術を利用した電子楽器エンベ
ロープ波形発生器に関し、特に立上り、立下りが不規則
に変化するエンベロープ波形信号を発生するエンベロー
プ波形発生器に関する。

一般に電子楽器においては、鍵盤部の押鍵操作に伴ない
発生されるキーオン信号でエンベロープ波形発生器を駆
動してエンベロープ波形信号を発生させ、該エンベロー
プ波形信号で操作鍵に対応する楽音信号（音源信号）の
キーイングを行い、これにより所望の楽音を発生させる
ようになっている。

このようなエンベロープ波形発生器としては、従来から
種々の構成のものが存在するが、最近ではテ゛イジタル
技術を利用して所定の演算を実行することによりエンベ
ロープ波形信号を発生するようにしたエンベロープ波形
発生器が提案されている。

従来のこの種のエンベロープ波形発生器にあっては、演
算回路にて規則的な周期で所定値を加算または減算する
演算（たとえば＋１演算、−１演算）が実行される。

このためこの種のエンベロープ波形発生器から得られる
エンベロープ波形信号は、キーオンによりその最小レベ
ルから最大レベルまで時定数をもって規則的に立上り、
またキーオフによってその最大レベルから最小レベルま
で時定数をもって規則的に立下るような波形信号となる
。

ところで、ジャズやロックなどの演奏曲の場合、特に楽
音の立上りを強調し、歯切れのよい演奏音が得られるよ
うにすることが望ましい。

しかしながら上述した従来のエンベロープ波形発生器を
採用した電子楽器では、時定数をもって規則的に立上る
エンベロープ波形信号で楽音信号のキーイングを行って
いるため、発生楽音も時定数をもって規則的に立上るこ
とになり、楽音の立上りが不明瞭で歯切れがわるく、ジ
ャズやロックの演奏においては充分な演奏効果が得られ
なかった。

この場合、エンベロープ波形信号の立上り時定数を非常
に短かくすることによって、楽音の立上りをある程度強
調することは可能であるが、それでも充分満足のゆく演
奏効果は得られなかった。

この考案は上記の点に鑑みなされたもので、その目的と
するところは、立上り、立下りが不規則に変化するエン
ベロープ波形信号を発生するエンベロープ波形発生器を
提供し、これにより特に楽音の立上りが明瞭になり、ア
タック効果の強調された演奏音が得られるようにしたも
のである。

上記の目的を達成するために、この考案では、所定値の
加算動作または減算動作を実行する演算回路と、この演
算回路の動作を制御する演算制御回路と、前記演算回路
の出力信号を人力し、該出力信号のうち少くとも特定の
２ビットを相互に置換した状態で出力する変換回路とを
設け、前記変換回路の出力信号からエンベロープ波形信
号を得るようになっている。

以下、図面を参照してこの考案の一実施例を説明する。

第１図において、アタックパルス発生器１から所定周波
数で発生されるアタックパルスＡＣＰ（このアタックパ
ルスＡＣＰのパルス幅は、後述するクロックパルスφの
パルス幅と同一とする）は、アンドゲート２に入力され
る。

このアンドゲート２は、図示しない鍵盤回路から押鍵に
ともない発生されるキーオン信号ＫＯＮ（押鍵中は２値
論理レベルのＩｆ Ｉ ＩＰ信号）および後述する最大
値検出信号Ｘ１をインバータ３により反転した信号Ｘ１
によりゲート制御される。

換言すればこのアンドゲート２は、後述するアタック期
間中動作可能となって前記アタックパルスＡＣＰを通過
させるもので、このときこのアタックパルスＡＣＰは、
オアゲート４を介して加算器５の２ビツト目の第１の加
算入力端Ａ２に送られる。

ディケイパルス発生器６から所定周波数で発生されるデ
ィケイパルスＤＣＰは、アンドゲート７に入力される。

このディケイパルスＤＣＰの周波数は、前記アタックパ
ルスＡＣＰの周波数と異なり、ディケイパルスＤＣＰの
周波数の方がアタックパルスＡＣＰの周波数より低く選
ばれている。

これにより、アタック時におけるエンベロープ波形信号
の立上りを、ディケイ時における立下りより急便にして
いる。

またテ゛イケイパルスＤＣＰのパルス幅は、前記クロッ
クパルスφと同一である。

アンドゲート７は、前記キーオン信号ＫＯＮをインバー
タ８により反転した信号ＫＯＮおよび後述する最小値検
出信号ｘ２をインバータ９により反転した信号Ｘ２によ
りゲート制御される。

換言すればこのアンドゲート７は、後述するテ゛イケイ
期間中動作可能となって前記ディケイパルスＤＣＰを通
過させるもので、このときこのディケイパルスＤＣＰは
、オアゲート４を介して加算器５の２ビツト目の第１の
加算入力端Ａ２に送られるほかに、３ビツト目〜８ビツ
ト目の第１の加算入力端ん〜Ａ８に直接送られる。

また加算器５の１ビット目の第１の加算入力端Ａ１には
、２値論理レベルの“０″信号が常時供給されている。

更に加算器５の１〜８ビツト目の第２の加算入力端Ｂ１
〜Ｂ８には、この加算器５の出力端Ｃ１〜Ｃ８に接続さ
れるシフトレジスタ（容量：１ステージ・８ビツト）１
０の各ビットの出力端ＲＯ１〜ＲＯ８からの出力信号Ｃ
Ｌ１〜ＣＬ８が人力されている。

加算器５は第１の加算入力端Ａ１〜Ａ８に入力される信
号と第２の加算入力端Ｂ１〜Ｂ８に入力される信号との
加算演算を実行し、その加算出力（８ビツトにより表わ
される加算値）Ｑは該加算器５の出力端Ｃ□〜Ｃ８から
出力されて前記シフトレジスタ１０に送られる。

シフトレジスタ１０の各ビットの入力端ＲＩ工〜ＲＩ８
に入力された加算値Ｑは、このシフトレジスタ１０に一
時記憶される。

またシフトレジスタ１０は図示しない発振器から発生す
るクロックパルスφにより駆動されて一時記憶した加算
値Ｑを出力端ＲＯ。

〜ＲＯ８から並列８ビツトの信号ＣＬ１〜ＣＬ８として
出力するものである。

この信号ＣＬ１〜ＣＬ８は上述したように加算器５に帰
還されるため、加算器５とシフトレジスタ１０とはアキ
ュレータ１１を構成している。

シフトレジスタ１０から出力される並列８ビツトの信号
ＣＬ１〜ＣＬ８のうち信号ＣＬ２〜ＣＬ８がアンドゲー
ト１２に入力されている。

アンドゲート１２は、信号ＣＬ２〜ＣＬ８が全て２値論
理レベルの″１″信号のときｒｅ １ ／／倍信号出力
する。

ここでアンドゲート１２の出力信号を信号Ｘ１とすると
、この信号Ｘ１は前記加算値Ｑが最大値（２５４）に達
したことを表わす最大値検出信号である。

また前記信号ＣＬ１〜ＣＬ８はともにノアゲート１３に
入力されている。

ノアゲート１３は信号ＣＬ１〜ＣＬ８が全て″０″信号
のとき″１″信号を出力する。

ここでノアゲート１３の出力信号を信号Ｘ２とすると、
この信号Ｘ２は前記加算値Ｑが最小値０になったことを
表わす最小値検出信号である。

またこの実施例では、前記信号ＣＬ１〜ＣＬ８のうち２
ビツト目および３ピ゛ツト目のイ言号ＣＬ２〜ＣＬ３を
互いに置換して信号ＣＬ２′、ＣＬ３′とし、また他の
１ビツト目、４〜８ビツト目の各信号ＣＬ、ＣＬ４〜Ｃ
Ｌ８をそのまま信号ＣＬ１’、 ＣＬ４’〜ＣＬ８′と
し、そしてこのようにして得られる信号ＣＬ１’〜ＣＬ
８′をエンベロープ波形信号Ｅとし、外部の楽音形成回
路（図示路）に送出するようになされている。

いま、信号ＣＬ１〜ＣＬ８を信号ＣＬ１’〜ＣＬ８′に
変換する回路を変換回路１４と称することにする。

この実施例の変換回路１４の場合、信号ＣＬ２と信号Ｃ
Ｌ３の各出力線Ｗ２．Ｗ３を外部の楽音形成回路の入力
端子と接続する際に、２ビツト目の出力線Ｗ２を３ピツ
ｌ〜目の入力端子に接続し、また３ビツト目の出力線Ｗ
３を２ビツト目の入力端子に接続するようにすることに
より構成されるものである。

このような変換回路１４の構成によって、立上りおよび
立下がりが不規則に変化するエンベロープ波形信号Ｅが
得られるものである。

次に第２図の動作波形図を参照して前記実施例の動作を
説明する。

アタックパルス発生器１およびテ゛イケイパルス発生器
６からは常時、アタックパルスＡＣＰおよびディケイパ
ルスＤＣＰがそれぞれ所定の周波数で発生している。

また鍵（キー）が押鍵される以前は、シフトレジスタ１
０の各ビットの出力信号ＣＬ工〜ＣＬ８の内容は全て″
０″信号となっている。

したがってアンドゲート１２の出力信号である最大値検
出信号Ｘ１は″Ｏ″信号、ノアゲート１３の出力信号で
ある最小値検出信号Ｘ２は／／ １ ／／倍信号なって
いる（第２図ｆ９ｇ参照）。

更にキーオン信号ＫＯＮは第２図ｅに示すようにＯＩＩ
信号である。

押鍵開始前における前記各信号Ｘ１．Ｘ２．ＫＯＮの上
述した出力状態によって、アンドゲート２，７はともに
不動作状態であるから、前記アタックパルスＡＣＰまた
はテ゛イケイパルスＤＣＰはそれぞれアンドゲート２，
７により阻止され、加算器５に入力されない。

この状態において鍵が押鍵されると、キーオン信号ＫＯ
Ｎがｔｔ １ ｔｔ倍信号なる。

このとき最大値検出信号Ｘ１は／Ｉ Ｏ／／倍信号ある
から、アンドゲート２が押鍵開始とともに動作可能とな
る。

なお、アンドゲート７はキーオン信号ＫＯＮが出力中（
／／ １ ／／倍信号は不動作のままである。

このためアタックパルスＡＣＰがアンドゲート２、オア
ゲート４を介して加算器５の２ビツト目の第１の加算入
力端んに入力されはじめる。

押鍵開始前において、加算器５の第２の各加算入力端Ｂ
１〜Ｂ８に入力される信号ＣＬ１〜ＣＬ８は上述したよ
うにＯＩｆ倍信号ある。

したがって押鍵開始後に最初に出力されるアタックパル
スＡＣＰが加算器５に加えられると、加算器５の加算値
Ｑは２進数表示で「０ＯＯＯＯＯＩＯＪ （１０進数：
２）となる（第２図時刻ｔ１）。

この加算値Ｑはシフトレジスタ１０に送られて一時記憶
され、次いで信号ＣＬ１〜ＣＬ８としてシフトレジスタ
１０がら出力されて加算器５の第２の加算入力端坊〜Ｂ
８、アンドゲート１２、ノアゲート１３、変換回路１４
に送られる。

このとき信号ＣＬ１〜ＣＬ８の内容は２であるから、前
記最小値検出信号Ｘ２が時刻ｔ１において″０″信号に
反転する（第２図ｇ参照）。

この時刻ｔ１において変換回路１４では、信号ＣＬ２が
信号ＣＬ３′として出力され、またＣＬ３が信号ＣＬ２
′として出力されるがら、すなわち信号ＣＬ２と信号Ｃ
Ｌ３とが互いに置換されるため、信号ＣＬ１′〜ＣＬ８
′の内容は「０ＯＯＯＯ１００Ｊ （１０進数：４）と
なる。

したがって時刻ｔ１においてエンベロープ波形信号Ｅの
振幅値は０から４にアップする。

次に時刻ｔ２において２発目のアタックパルスＡＣＰが
発生し、加算器５に加えられると、時刻りに出力された
信号ＣＬ工〜ＣＬ８の内容が「＋２」され、その加算値
Ｑは「０ＯＯＯＯ１００Ｊ （１０進数：４）となる。

この加算値Ｑもシフトレジスタ１０に入力されて一時記
憶されたのち、信号ＣＬ１〜ＣＬ８として出力される。

そしてこの時刻ｔ２において変換回路１４から出力され
る信号ＣＬ１′〜ＣＬ８′はｒｏｏｏｏｏｏｌｏＪ（１
０進数：２）となり、エンベロープ波形信号Ｅの振幅値
は４から２にダウンする。

このようにして、第２図ｄに示すように、アタックパル
スＡＣＰが発生するたびに加算値Ｑ（すなわち信号ＣＬ
１〜ＣＬ８）の内容が「＋２」されてゆき、またこのよ
うにして得られる加算値Ｑの２ビツト目と３ビツト目の
内容が変換回路１４により変換されて信号ＣＬ１’〜Ｃ
Ｌ８′（エンベロープ波形信号Ｅ）として出力されるも
ので゛ある。

したがって加算値Ｑ（信号ＣＬ１〜ＣＬ８）が０． ２
． ４． ６゜８、・・・・・・、 ２４４．２４６．
２４８．２５０と変化するとき、信号ＣＬ１’〜ＣＬ８
′（エンベロープ波形信号Ｅ）は対応して０．４．２．
６．８．・・・・・・、 ２４２．２４６．２４８゜２
５２、２５０と変化してゆく。

そして時刻ｔ３において加算値Ｑが２５４（２進数：
「１１１１１１１０．）となると、信号ＣＬ１’〜ＣＬ
８′（エンベロープ波形信号Ｅ）も２５４となり、また
同時にアンドゲート１２がら最大値検出信号Ｘ１（″１
″信号）が出力され（第２図ｆ参照）。

このためこの時刻ｔ３以降アンドゲート２が不動作とな
り、したがってアタックパルスＡＣＰが加算器５に加え
られなくなる。

第２図す、Ｃの時刻１１〜１３間には、押鍵後開始され
るアタック期間中の信号ＣＬ１’〜ＣＬ３′（エンベロ
ープ波形信号Ｅの振幅値）の変化の模様を示す。

図示するようにエンベロープ波形信号Ｅの振幅値は、こ
のアタック期間中アップダウンを繰返しながら不規則に
変化し、また次第にその最大振幅値２５４に近付いてゆ
くものである。

このようにしてエンベロープ波形のアタック部分が形成
される。

時刻ｔ３において前記加算値Ｑ（信号ＣＬ１〜ＣＬ８）
が最大値２５４に達すると、この加算値Ｑは、加算器５
およびシフトレジスタ１０により構成される前記アキュ
ムレータ１１の循環動作によって、時刻ｔ３から後述す
るように鍵が離鍵される時刻ｔ４までのサスティン期間
中その値２５４が保持される。

したがってエンベロープ波形信号Ｅの振幅値も値２５４
に保持され、この結果、エンベロープ波形のサスティン
部分が形成される。

鍵が離鍵され、キーオン信号ＫＯＮが第２図ｅに示すよ
うに″０″信号に反転すると、インバータ８の出力信号
ＫＯＮが“１１／信号となり、アンドゲート７が動作可
能となる。

なおアンドゲート２は前記サスティン期間中に続いて不
動作状態のままである。

アンドゲート７が動作可能となると、ディケイパルス発
生器６から発生するテ゛イケイパルスＤＣＰが、アンド
ゲート７を介して加算器５の３〜８ビツト目の第１の加
算入力端Ａ３〜Ａ８に加えられ、更にオアゲート４を介
して２ビツト目の第１の加算入力端Ａ２にも同時に加え
られるようになる。

したがって離鍵後最初のテ゛イケイパルスＤＣＰが時刻
ｔ４にて発生すると、最大値２５４に保持されていた前
記信号ＣＬ１〜ＣＬ８が「−２」され、加算値Ｑが２５
２（２進数： ｒｌｌｌｌｌｌｏｏＪ）となる。

この加算値Ｑはシフトレジスタ１０に送られて一時記憶
され、また信号ＣＬ１〜ＣＬ８としてシフトレジスタ１
０から出力される。

このとき変換回路１４から出力される信号ＣＬ１′〜Ｃ
Ｌ８′は２５０（２進数：「１１１１１０１０」）とな
り、エンベロープ波形信号Ｅの振幅値は２５４から２５
０にダウ゛ンする。

次いで時刻ｔ５において２発目のテ゛イケイパルスＤＣ
Ｐが発生すると、前記信号ＣＬ１〜ＣＬ８（内容２５２
）は「−２」されて２５０（２進数： ｒｌｌｌｌｌ
ｏｌｏＪ）となり、シフ１〜レジスタ１０に一時記憶さ
れ、次いで信号ＣＬ１’−ＣＬ８’として出力される。

このためこの時刻ｔ５において変換回路１４から出力さ
れる信号ＣＬ１′〜ＣＬ８′は２５２（２進数：「１１
１１１１００」）となり、エンベロープ波形信号Ｅの振
幅値は２５０から２５２にアップする。

以下同様にして、テ゛イケイパルスＤＣＰが発生するた
びに加算器５に入力中の信号ＣＬ１〜ＣＬ８が「−２」
されてあらたな加算値Ｑが算出され、またこの加算値Ｑ
によるあらたな信号ＣＬ１〜ＣＬ８の２ビ・ント目と３
ビ・ント目の内容が変換回路１４により変換されて信号
ＣＬ工′〜ＣＬ８′（エンベロープ波形信号Ｅ）が得ら
れるものである。

したがって加算値Ｑ（信号ＣＬ１〜ＣＬ８）が２５４゜
２５２、２５０．２４８．・・・・・・、 １０． ８
． ６． ４．２と変化するとき、信号ＣＬ□′〜ＣＬ
５′（エンベロープ波形信号Ｅ）は対応して２５４．２
５０．２５２．２４８．・・・・・・、１２゜８、 ６
． ２． ４と変化してゆく。

そして時刻ｔ８において加算値ＱがＯとなると信号ＣＬ
１’〜ＣＬ８′も０となり、また同時に最小値検出信号
Ｘ２（″１″信号）が出力され（第２図ｇ参照）、この
ためこの時刻ｔ６以降アンドゲート７が不動作となり、
したがってディケイパルスＤＣＰが加算器５に加えられ
なくなる。

第２図す、Ｃの時刻４４〜４６間には、離鍵後開始され
るディケイ期間中の信号ＣＬ、 ’〜ＣＬ８′（エンベ
ロープ波形信号Ｅの振幅値）の変化の模様を示す。

図示するようにエンベロープ波形信号Ｅの振幅値は、こ
のディケイ期間中アップダウンを繰返しながら不規則に
変化し、また次第にその最小振幅値Ｏに近付いてゆくも
のである。

このようにしてエンベロープ波形のテ゛イケイ部分が形
成される。

上述した説明から分かるように、この実施例によって得
られるエンベロープ波形の振幅値はそのアタック期間に
おいてはアップダウンしながら次第にその振幅値の最大
値に近付くものである。

またディケイ期間においては、アップダウンしながら次
第にその振幅値が０に近付いてゆくものである。

したがってエンベロープ波形信号の立上りおよび立下り
がともに不規則に変化し、歯切れのよい楽音が得られる
ものである。

またこの実施例の場合、アタックパルスＡＣＰの周波数
がディケイパルスＤＣＰの周波数より高く選ばれている
から、特に立上りの方が立下りより歯切れのよい楽音が
発生されるものである。

なお、上述した実施例の変換回路１４の場合、前記出力
線Ｗ１〜Ｗ８のうち何れの出力線を互いに置換させるか
は任意であり、また置換する出力線の数は２以上の何れ
であっても、よい。

また前記実施例のアタックパルス発生器とディケイパル
ス発生器を１個のパルス発生器に換えることもできる。

この場合、置換したパルス発生器から全く不規則な周期
のパルス信号（ランダムパル入）を発生させるようにす
ると、エンベロープ波形信号の立、上り、立下りは更に
不規則に変化することになる。

勿論、前記アタックパルス発生器、ディケイパルス発生
器からも前記ランダムパルスを発生させるようにしても
よい。

更に前記実施例において、発生されるエンベロープ波形
信号Ｅの最大振幅値を信号ＣＬ１′〜ＣＬ８′（加算値
Ｑ）の最小値（全ビット″０″信号）に対応させ、他方
最小振幅値を信号ＣＬ１′〜ＣＬ８′（加算値Ｑ）の最
大値（全ビット／／ Ｉ ＩＩ倍信号に対応させるよう
にした場合には、エンベロープ波形信号Ｅのアタック部
分を得る演算の際には減算動作を実行し、他方テ゛イケ
イ部分を得る演算の際には加算動作を実行するように回
路構成を変更する必要がある。

この考案は以上説明したように、立上りおよび立下りが
不規則に変化するエンベロープ波形信号を発生するエン
ベロープ波形発生器を提供したから、このエンベロープ
波形発生器を利用することにより、歯切れのよい楽音を
発生させることができ、ジャズやロックの演奏に好適と
なるものである。

またこの考案の前記変換回路は、たとえば組立時におい
て単に配線の一部を変更するだけでよいので、その構成
が極めて簡単であるから、この点においても極めて好都
合である。

【図面の簡単な説明】

第１図はこの考案の一実施例によるエンベロープ波形発
生器の回路構成図、第２図は同側の動作波形図である。 １．６・・・・・・パルス発生器、２． ７．１２・・
・・・・アンドゲート、４・・・・・・オアゲート、５
・・・加算器、１０・・・・・・シフトレジスタ、１３
・・・・・・ノアゲート、１４・・・・・・変換回路。

Claims (1)

【実用新案登録請求の範囲】
1. 加算動作または減算動作を実行し複数ピットからなる信
   号を出力する演算回路と、キーオン信号の発生時から前
   記演算回路の出力信号の内容が第１の所定値に達するま
   での期間、所定の値の加算動作（減算動作）を前記演算
   回路に実行させるとともに、前記キーオン信号の消滅後
   から前記演算回路の出力信号の内容が第２の所定値に達
   するまでの期間、所定の値の減算動作（加算動作）を前
   記演算回路に実行させる制御を行なう演算制御回路と、
   前記演算回路の出力信号を入力し該出力信号のうち少な
   くとも特定２ビツトを相互に置換した状態で出力する変
   換回路とを具備し、前記変換回路の出力信号からエンベ
   ロープ波形信号を得るようにしたことを特徴とするエン
   ベロープ波形発生器。