JPS59128635A - デイジタル式比例積分回路 - Google Patents
デイジタル式比例積分回路Info
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- JPS59128635A JPS59128635A JP58004481A JP448183A JPS59128635A JP S59128635 A JPS59128635 A JP S59128635A JP 58004481 A JP58004481 A JP 58004481A JP 448183 A JP448183 A JP 448183A JP S59128635 A JPS59128635 A JP S59128635A
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- Japan
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- digital signal
- input
- frequency
- proportional
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２進数の入力ディジタル信号に比例積分特性を
付加した出力ディジタル信号を得るディジタル式比例積
分回路に関するものである。
付加した出力ディジタル信号を得るディジタル式比例積
分回路に関するものである。
従来例の構成とその問題点
第１図はアナログ式比例積分回路の従来例のブロック図
、第２図はその動作説明に供する波形図である。
、第２図はその動作説明に供する波形図である。
アナログ式比例積分回路の構成要素は、オペアンプ１．
入力抵抗２．帰還コンデンサ３．帰還抵抗４である。今
、入力電圧Ｅ１．Ｅ２に電位差が生じると入力抵抗２に
電流が流れ、帰還コンデンサ３に電荷が充電されて出力
電圧Ｅ０が変化する。
入力抵抗２．帰還コンデンサ３．帰還抵抗４である。今
、入力電圧Ｅ１．Ｅ２に電位差が生じると入力抵抗２に
電流が流れ、帰還コンデンサ３に電荷が充電されて出力
電圧Ｅ０が変化する。
出力電圧Ｅ。は、Ｅｌ〉Ｅ２のとき電位が下降（〜ｔ１
．ｔ４〜ｔ６）シ、Ｅ１＝Ｅ２のとき電位が停止（１１
〜ｔ２．ｔ６〜）し、Ｅｌ〈Ｅ２のとき電位が」二３７
、−バ・ 昇（１２〜ｔ３）する特性を持っている。この回路の伝
達関数Ｇｓは、 となる。但し、Ｔ１・＝ＣＲ１，Ｔ２−ＣＲ２，Ｃは帰
還コンデンサ３の容量、Ｒ１は入力抵抗２の抵抗値、Ｒ
２は帰還抵抗４の抵抗値、Ｓはラプラス演算子である。
．ｔ４〜ｔ６）シ、Ｅ１＝Ｅ２のとき電位が停止（１１
〜ｔ２．ｔ６〜）し、Ｅｌ〈Ｅ２のとき電位が」二３７
、−バ・ 昇（１２〜ｔ３）する特性を持っている。この回路の伝
達関数Ｇｓは、 となる。但し、Ｔ１・＝ＣＲ１，Ｔ２−ＣＲ２，Ｃは帰
還コンデンサ３の容量、Ｒ１は入力抵抗２の抵抗値、Ｒ
２は帰還抵抗４の抵抗値、Ｓはラプラス演算子である。
（１）式を展開すると。
となる。即ち、積分と比例の比例積分特性を有している
。
。
なお、入力抵抗２を流れる電流の大きさは、入力電圧Ｅ
１．Ｅ２の電位差に比例するため、帰還コンデンサ３の
電荷の充放電も比例する。しかるに、第２図に示す出力
電圧Ｅ。の電位の傾きは、Ｅｌ。
１．Ｅ２の電位差に比例するため、帰還コンデンサ３の
電荷の充放電も比例する。しかるに、第２図に示す出力
電圧Ｅ。の電位の傾きは、Ｅｌ。
Ｒ２の電位差に比例して変化する。
係る比例積分回路を集積回路（ｉＣ）化する場合には、
入出力用のピン３個と外付けのＣＲ部品３個を必要とし
、ｉＣ化による外付は部品の削減及びピン数削減の妨げ
となっていた。また、アナログ回路であるため電源電圧
の変動を受は易い等の問題点があった。
入出力用のピン３個と外付けのＣＲ部品３個を必要とし
、ｉＣ化による外付は部品の削減及びピン数削減の妨げ
となっていた。また、アナログ回路であるため電源電圧
の変動を受は易い等の問題点があった。
発明の目的
本発明は前記従来の問題点を解消するもので。
全ての構成要素をディジタル化したディジタル式比例積
分回路を提供するものである２、発明の構成 本発明は、クロックパルスを入力ディジタル信号と所定
値との差の絶対値に比例した周波数に分周する分周手段
と、前記入力ディジタル信号の最上位の少なくとも１ピ
ッｉアップダウン信号入力とし、前記分周手段の出力を
クロック入力とするアップダウンカウンタと、前記入力
ディジタル信号に係数を乗じる乗算手段と、前記アップ
ダウンカウンタの出力と前記乗算手段の出力とを加算（
減算）する加算（減算）手段とを具備し、前記加算（減
算）手段より出力ディジタル信号を得るディジタル式比
例積分回路であり、全ての構成要素をディジタル化した
ため、外付は部品全不要にできると共に、ｉｃの内蔵回
路として用いることにより入出力ピンも不要にできるも
のであり、さらに電源電圧の依存性を皆無にできる等の
特長を有するものである。
分回路を提供するものである２、発明の構成 本発明は、クロックパルスを入力ディジタル信号と所定
値との差の絶対値に比例した周波数に分周する分周手段
と、前記入力ディジタル信号の最上位の少なくとも１ピ
ッｉアップダウン信号入力とし、前記分周手段の出力を
クロック入力とするアップダウンカウンタと、前記入力
ディジタル信号に係数を乗じる乗算手段と、前記アップ
ダウンカウンタの出力と前記乗算手段の出力とを加算（
減算）する加算（減算）手段とを具備し、前記加算（減
算）手段より出力ディジタル信号を得るディジタル式比
例積分回路であり、全ての構成要素をディジタル化した
ため、外付は部品全不要にできると共に、ｉｃの内蔵回
路として用いることにより入出力ピンも不要にできるも
のであり、さらに電源電圧の依存性を皆無にできる等の
特長を有するものである。
実施例の説明
第３図は本発明の一実施例のブロック図であり、第４図
はその動作波形図である。
はその動作波形図である。
第３図において、６は分周手段、６はアップダウンカウ
ンタ、７は乗算手段、８は加算手段であり、Ｄｏは所定
値、Ｄｌは入力ディジタル信号、Ｄ２はアップダウンカ
ウンタ６の出力、Ｄ３は乗算手段７の出力、Ｄ４は出力
ディジタル信号、Ｓｌはクロックパルス、Ｓ２は分周出
力である。
ンタ、７は乗算手段、８は加算手段であり、Ｄｏは所定
値、Ｄｌは入力ディジタル信号、Ｄ２はアップダウンカ
ウンタ６の出力、Ｄ３は乗算手段７の出力、Ｄ４は出力
ディジタル信号、Ｓｌはクロックパルス、Ｓ２は分周出
力である。
入力ディジタル信号Ｄ１は、クロックパルスｓ１と共に
分周手段６の入力とし、クロックパルスｓ１を入力ディ
ジタル信号り、と所定値り。との差の絶対値に比例した
周波数に分周する。一方、入力ディジタル信号Ｄ１の最
上位の少なくとも１ビツトをアップダウン信号とし、分
周手段６の分周出力Ｓ２ヲクロソク信号としてアップダ
ウン力つ／６、 ・ り６に入力する。捷た、入力ディジタル信号Ｄ１は乗算
手段７に入力し、係数Ｋを乗じる。さらに。
分周手段６の入力とし、クロックパルスｓ１を入力ディ
ジタル信号り、と所定値り。との差の絶対値に比例した
周波数に分周する。一方、入力ディジタル信号Ｄ１の最
上位の少なくとも１ビツトをアップダウン信号とし、分
周手段６の分周出力Ｓ２ヲクロソク信号としてアップダ
ウン力つ／６、 ・ り６に入力する。捷た、入力ディジタル信号Ｄ１は乗算
手段７に入力し、係数Ｋを乗じる。さらに。
アップダウンカウンタ６の出力Ｄ２と乗算手段Ｔの出力
Ｄ３を加算手段８に入力し、加算出力Ｄ４全出力ディジ
タル信号として得る構成にしている。
Ｄ３を加算手段８に入力し、加算出力Ｄ４全出力ディジ
タル信号として得る構成にしている。
第４図により第３図の動作を説明すれば、入力ディジタ
ル信号Ｄ１が所定値り。より大か小かによりアップダウ
ンカラ／り６の動作全アップかダウン（またはダウンか
アップ）に切換えている。
ル信号Ｄ１が所定値り。より大か小かによりアップダウ
ンカラ／り６の動作全アップかダウン（またはダウンか
アップ）に切換えている。
即ち、出力Ｄ２はＤｌとり。の関係が、Ｄｌ〉Ｄｏ（ま
たはＤｌ〈Ｄｏ）のときアップカウント（ｔ２〜ｔ３）
。
たはＤｌ〈Ｄｏ）のときアップカウント（ｔ２〜ｔ３）
。
Ｄ１＝Ｄｏのときカウント停止（ｔ１〜ｔ２．ｔ３〜ｔ
４゜ｔ６〜）、Ｄｌ〈Ｄｏ（またはＤｌ〉Ｄ。）のとき
ダウンカウント（〜１１．１４〜１６）させる構成にし
ている。
４゜ｔ６〜）、Ｄｌ〈Ｄｏ（またはＤｌ〉Ｄ。）のとき
ダウンカウント（〜１１．１４〜１６）させる構成にし
ている。
ここで、Ｄｌ〉ＤｏかＤｌ〈Ｄｏかの検出は、入力ディ
ジタル信号Ｄ１の最上位の少なくとも１ピツトを利用す
ればよい。即ち、入力ディジタル信号Ｄ１が６ビツトで
、所定値り。が１０００００の場合を例にとり、入力デ
ィジタル信号Ｄ１の最上位の１ビツトが１のときＤｌ〉
Ｄｏとし、ＯのときＤｌ〈Ｄ。とすれば簡単に犬か小か
の検出が可能である。なお、この場合、所定値り。１０
１１１１１としても同様の検出が可能である。
ジタル信号Ｄ１の最上位の少なくとも１ピツトを利用す
ればよい。即ち、入力ディジタル信号Ｄ１が６ビツトで
、所定値り。が１０００００の場合を例にとり、入力デ
ィジタル信号Ｄ１の最上位の１ビツトが１のときＤｌ〉
Ｄｏとし、ＯのときＤｌ〈Ｄ。とすれば簡単に犬か小か
の検出が可能である。なお、この場合、所定値り。１０
１１１１１としても同様の検出が可能である。
上記の例は、所定値り。を入力ディジタル信号Ｄ１の％
の値に設定する場合であるが、％、／４の値に設定する
ことも可能である。まず、％の場合は、Ｄｏを０１ｏＯ
Ｏｏ（またはｏｏｌｌｌｌ）とし、Ｄｌの最上位の２ビ
ツトの論理和が１のときＤｌ〉Ｄｏとし、ＯのときＤｌ
〈Ｄｏとすればよい。
の値に設定する場合であるが、％、／４の値に設定する
ことも可能である。まず、％の場合は、Ｄｏを０１ｏＯ
Ｏｏ（またはｏｏｌｌｌｌ）とし、Ｄｌの最上位の２ビ
ツトの論理和が１のときＤｌ〉Ｄｏとし、ＯのときＤｌ
〈Ｄｏとすればよい。
丑た゛）の場合は、Ｄ。を１１ｏｏｏＯ（捷たは１ｏ１
１１１）とし、Ｄｌの最上位の２ビツトの論理積が１の
ときＤｌ〉Ｄｏとし、ＯのときＤｌ〈Ｄ。
１１１）とし、Ｄｌの最上位の２ビツトの論理積が１の
ときＤｌ〉Ｄｏとし、ＯのときＤｌ〈Ｄ。
とすればよい。また、Ｄｏヲ他の値、例えば’／ａ 、
５／ａの値に設定することも可能である。但し、検出の
ための論理回路が多少複雑となるのは否めない。
５／ａの値に設定することも可能である。但し、検出の
ための論理回路が多少複雑となるのは否めない。
次に、分周手段５において、クロックパルスＳ。
金入カディジタル信号Ｌ）１と所定値Ｄ０との差の絶対
値に比例した周波数に分周し、その分周出力Ｓ２「ツブ
ダウンカウンタ６のクロック入力としているため、入力
ディジタル信号Ｄ１の大きさに比例したアップカウント
、ダウンカウントが可能である。これは、丁度第１図の
従来例で入力の電位差に比例して帰還コンデンサの充放
電を行なうのをディジタル的に具現したものである。こ
こで、（２）式の時定数Ｔ１全、 として求めることができる。但し、ｆｃｋは分周手段６
の分周出力Ｓ２の最低周波数、即ち、Ｄｌとり。
値に比例した周波数に分周し、その分周出力Ｓ２「ツブ
ダウンカウンタ６のクロック入力としているため、入力
ディジタル信号Ｄ１の大きさに比例したアップカウント
、ダウンカウントが可能である。これは、丁度第１図の
従来例で入力の電位差に比例して帰還コンデンサの充放
電を行なうのをディジタル的に具現したものである。こ
こで、（２）式の時定数Ｔ１全、 として求めることができる。但し、ｆｃｋは分周手段６
の分周出力Ｓ２の最低周波数、即ち、Ｄｌとり。
の差の絶対値が１のときの周波数である。
分周手段６．アップダウンカウンタ６で成る積分回路の
出力Ｄ に入力ディジタル信号Ｄ１に係数Ｋを乗じた乗
算手段７の出力Ｄ３を加算手段８において加算すれば、
（２）式の比例要素 ２７７１２付加することができる
。即ち、 Ｔ２／／Ｔ−Ｋ ・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・（４）となる。
出力Ｄ に入力ディジタル信号Ｄ１に係数Ｋを乗じた乗
算手段７の出力Ｄ３を加算手段８において加算すれば、
（２）式の比例要素 ２７７１２付加することができる
。即ち、 Ｔ２／／Ｔ−Ｋ ・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・（４）となる。
なお、アップダウンカウンタ６の動作を、Ｄｌ〉Ｄｏの
ときダウンカウント、Ｄｌ〈Ｄｏのときアップカウント
する構成とするときは、加算手段８全９、 。
ときダウンカウント、Ｄｌ〈Ｄｏのときアップカウント
する構成とするときは、加算手段８全９、 。
減算手段とすることで入力ディジタル信号Ｄ１に対する
出力ディジタル信号Ｄ４ヲ負極性とすることができる。
出力ディジタル信号Ｄ４ヲ負極性とすることができる。
さらに、アップダウンカウンタ６には、計数出力Ｄ２全
デコードしてＤ２が最大値及び最小値のときに入力され
るクロック、即ち、分周手段６の分周出力Ｓ２の入力を
禁止する機能を付加する。
デコードしてＤ２が最大値及び最小値のときに入力され
るクロック、即ち、分周手段６の分周出力Ｓ２の入力を
禁止する機能を付加する。
これにより、アップダウンカウンタ６のオーバーフロー
及びアンダーフローを防止できる。クロック入力の禁止
は、Ｄ２のデコード出力によりアップダウンカウンタ６
のクロック入力部で行なっても良いし、分周手段６で行
なってもよい。
及びアンダーフローを防止できる。クロック入力の禁止
は、Ｄ２のデコード出力によりアップダウンカウンタ６
のクロック入力部で行なっても良いし、分周手段６で行
なってもよい。
発明の効果
本発明のディジタル式比例積分回路は、分周手段６、ア
ップダウンカウンタ６、乗算手段７．加算（減算）手段
８を用いるだけの極めて簡単な構成で済み、かつ周辺部
品を何ら必要とせず、ｉｃ内部回路として用いるやピン
数全不要にでき、さらに電源電圧の依存性を皆無にでき
る等、その実用的効果は大である。
ップダウンカウンタ６、乗算手段７．加算（減算）手段
８を用いるだけの極めて簡単な構成で済み、かつ周辺部
品を何ら必要とせず、ｉｃ内部回路として用いるやピン
数全不要にでき、さらに電源電圧の依存性を皆無にでき
る等、その実用的効果は大である。
１ｏ 、
第１図はアナログ式比例積分回路の従来例のブロック図
、第２図はその動作波形図、第３図は本発明によるディ
ジタル式比例積分回路の一実施例のブロック図、第４図
はその動作波形図である。 ６・・・・・・分周手段、６・・・・・・アップダウン
カウンタ、７・・・・・・乗算手段、８・・・・・・加
算（減算）手段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
ｌ 図 第３図 んｔ んＺ Ｌ３ ｊ４
ｕ−２０【
、第２図はその動作波形図、第３図は本発明によるディ
ジタル式比例積分回路の一実施例のブロック図、第４図
はその動作波形図である。 ６・・・・・・分周手段、６・・・・・・アップダウン
カウンタ、７・・・・・・乗算手段、８・・・・・・加
算（減算）手段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
ｌ 図 第３図 んｔ んＺ Ｌ３ ｊ４
ｕ−２０【
Claims (3)
- （１） クロックパルスを入力ディジタル信号と所定
値との差の絶対値に比例した周波数に分周する分周手段
と、前記入力ディジタル信号の最上位の少なくとも１ビ
ツトをアップダウン信号入力とし、前記分周手段の出力
をクロック入力とするアップダウンカウンタと、前記入
力ディジタル信号に係数を乗じる乗算手段と、前記アッ
プダウンカウンタの出力と前記乗算手段の出力とを加算
（減算）する加算（減算）手段とを具備し、前記加算（
減算）手段より出力ディジタル信号を得ることを特徴と
するディジタル式比例積分回路。 - （２）所定値の最上位ビットを１またはＯとし、他のビ
ット’に全て０または１とすることを特徴とする特許請
求の範囲第１項記載のディジタル式比例積分回路。 - （３） アップダウンカウンタの最大、最小値を検出
２ベー二′ して前記クロック入力を禁止することを特徴とする特許
請求の範囲第１項記載のディジタル式比例積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004481A JPS59128635A (ja) | 1983-01-14 | 1983-01-14 | デイジタル式比例積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004481A JPS59128635A (ja) | 1983-01-14 | 1983-01-14 | デイジタル式比例積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59128635A true JPS59128635A (ja) | 1984-07-24 |
| JPH0142434B2 JPH0142434B2 (ja) | 1989-09-12 |
Family
ID=11585290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004481A Granted JPS59128635A (ja) | 1983-01-14 | 1983-01-14 | デイジタル式比例積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59128635A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50114277A (ja) * | 1974-02-16 | 1975-09-08 | ||
| JPS50114276A (ja) * | 1974-02-16 | 1975-09-08 | ||
| JPS5731045A (en) * | 1980-08-01 | 1982-02-19 | Hitachi Ltd | Digital integrator for bipolar signal |
| JPS5773454A (en) * | 1980-10-23 | 1982-05-08 | Ushio Inc | Integration network using voltage-to-frequency converter |
-
1983
- 1983-01-14 JP JP58004481A patent/JPS59128635A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50114277A (ja) * | 1974-02-16 | 1975-09-08 | ||
| JPS50114276A (ja) * | 1974-02-16 | 1975-09-08 | ||
| JPS5731045A (en) * | 1980-08-01 | 1982-02-19 | Hitachi Ltd | Digital integrator for bipolar signal |
| JPS5773454A (en) * | 1980-10-23 | 1982-05-08 | Ushio Inc | Integration network using voltage-to-frequency converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0142434B2 (ja) | 1989-09-12 |
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