JPS5912649A - ビタ−ビ復号器の同期回路 - Google Patents
ビタ−ビ復号器の同期回路Info
- Publication number
- JPS5912649A JPS5912649A JP57120943A JP12094382A JPS5912649A JP S5912649 A JPS5912649 A JP S5912649A JP 57120943 A JP57120943 A JP 57120943A JP 12094382 A JP12094382 A JP 12094382A JP S5912649 A JPS5912649 A JP S5912649A
- Authority
- JP
- Japan
- Prior art keywords
- metric
- signal
- output
- viterbi decoder
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
- H04L1/0054—Maximum-likelihood or sequential decoding, e.g. Viterbi, Fano, ZJ algorithms
Landscapes
- Engineering & Computer Science (AREA)
- Artificial Intelligence (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はビタービ復号器のための同期回路に関するもの
である。
である。
ディジタル通信において、伝送誤りを減らす方法の１つ
にビタービ復号器がある。ビタービ後号器の動作につい
ては１９７３年３月に米国アイ・イ・イ・イ（ＩＥＢＥ
） より発行されたプロシーディングスオブ ジ ア
イ・イ・イ・イ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈ
ｅＩＩＥ）の第６１巻第３号の＄ ２６８頁〜第２７８
頁に記載されている論文「ザ ビタービ アルゴリズム
」（Ｔｈｅ Ｖｉ ｔｅｒｂ ｉ Ａｌ ｇｏｒｉ ｔ
ｂｍ ）に詳細に記さレテイる。
にビタービ復号器がある。ビタービ後号器の動作につい
ては１９７３年３月に米国アイ・イ・イ・イ（ＩＥＢＥ
） より発行されたプロシーディングスオブ ジ ア
イ・イ・イ・イ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈ
ｅＩＩＥ）の第６１巻第３号の＄ ２６８頁〜第２７８
頁に記載されている論文「ザ ビタービ アルゴリズム
」（Ｔｈｅ Ｖｉ ｔｅｒｂ ｉ Ａｌ ｇｏｒｉ ｔ
ｂｍ ）に詳細に記さレテイる。
ビタービ復号器を動作させるためには、送信側において
、送信符号をあらかじめ定められた方法で符号化した符
号語にして伝送する。受傷側では送信側の符号化に同期
して符号語を抽出し、ビタービ復号器に入力する。この
同期のために従来外部システムからの同Ｊ９１（Ｑ号、
例えばＰＣＭのフレーム同期信号等が使われでいた。し
かしながら、このような従来方法ではシステム毎に同期
信号の形式が異るために、システム毎に同期回路の設計
をしなけれはならないという欠点があった。さらにフレ
ーム同期信号の得にくいシステムではビタービ復号器の
適用が困難であった。
、送信符号をあらかじめ定められた方法で符号化した符
号語にして伝送する。受傷側では送信側の符号化に同期
して符号語を抽出し、ビタービ復号器に入力する。この
同期のために従来外部システムからの同Ｊ９１（Ｑ号、
例えばＰＣＭのフレーム同期信号等が使われでいた。し
かしながら、このような従来方法ではシステム毎に同期
信号の形式が異るために、システム毎に同期回路の設計
をしなけれはならないという欠点があった。さらにフレ
ーム同期信号の得にくいシステムではビタービ復号器の
適用が困難であった。
本発明の目的はこのような従来方法の欠点を除き、ビタ
ービ復号器自体で符号語の同期をとることのできる同期
回路を提供することにある。
ービ復号器自体で符号語の同期をとることのできる同期
回路を提供することにある。
以下図面を用いて本発明の構成および動作原理を詳細に
説明する。
説明する。
第１図は本発明の同期回路の一実施例を付加したビター
ビ復号器の一実施例を示すフロック図である。端子１０
０に入力された被復号信号は移相器１０２を通してビタ
ービ復号器２００の被復号信号入力端子１０４に印加さ
れる。端子１００こは復号さｎた信号が出力される。本
発明の同期回路のメトリック増分演算回路２０にはビタ
ービ復号器２００のメトリックの値が入力さｎる。メｌ
−ＩＪソック増分は積分器園に印加され積分される。積
分器３０の積分出力は閾値回路４０に印加され、積分出
力があらかじめ定められた値以下あるいは以上になった
とき識別信号を出力する。制御回路５０は、この識別信
号を入力として前記移相器１０の移相量制御端子１０３
に信号を供給する。
ビ復号器の一実施例を示すフロック図である。端子１０
０に入力された被復号信号は移相器１０２を通してビタ
ービ復号器２００の被復号信号入力端子１０４に印加さ
れる。端子１００こは復号さｎた信号が出力される。本
発明の同期回路のメトリック増分演算回路２０にはビタ
ービ復号器２００のメトリックの値が入力さｎる。メｌ
−ＩＪソック増分は積分器園に印加され積分される。積
分器３０の積分出力は閾値回路４０に印加され、積分出
力があらかじめ定められた値以下あるいは以上になった
とき識別信号を出力する。制御回路５０は、この識別信
号を入力として前記移相器１０の移相量制御端子１０３
に信号を供給する。
なお、後述の例でも示すようにビタービ復号用の送信符
号は送信器へ順次入力される各情報ビットに対し、過去
の複数個の情報ビットに依存した複数個のビットが出力
ビットとして順次出力されて構成されるためこの複数個
のビットの区切りを示すための同期信号（以下単に語同
期信号と呼ぶ）が端子１０２に加えらｎる。該語同期信
号は、移相器１０を通して、端子１０５に出力されビタ
ービ復号器２００に供給される。
号は送信器へ順次入力される各情報ビットに対し、過去
の複数個の情報ビットに依存した複数個のビットが出力
ビットとして順次出力されて構成されるためこの複数個
のビットの区切りを示すための同期信号（以下単に語同
期信号と呼ぶ）が端子１０２に加えらｎる。該語同期信
号は、移相器１０を通して、端子１０５に出力されビタ
ービ復号器２００に供給される。
第１図の破線で囲まれた部分２００はビタービ復号器の
基本的な構成を示すものである。端子１０４に印加され
た被復号信号は枝メｌ−ＩＪツク演算器２０１に印加さ
れ、取り得る枝毎にメトリック増分が計算される。各校
のメトリック増分を、メｌ−ＩＪソック憶器２０４から
読出された各状態のメトリック値に加算器２０２により
加算する。枝選択器２０３は、加算器２０２から入力さ
れる各校のメ） ＩＪツク値から、各状態毎に大きなメ
ｌ−ＩＪソック示す枝を選択し、選択したメトリックを
メトリック記憶器２０４に供給するとともに、同期回路
２０へ出力する。
基本的な構成を示すものである。端子１０４に印加され
た被復号信号は枝メｌ−ＩＪツク演算器２０１に印加さ
れ、取り得る枝毎にメトリック増分が計算される。各校
のメトリック増分を、メｌ−ＩＪソック憶器２０４から
読出された各状態のメトリック値に加算器２０２により
加算する。枝選択器２０３は、加算器２０２から入力さ
れる各校のメ） ＩＪツク値から、各状態毎に大きなメ
ｌ−ＩＪソック示す枝を選択し、選択したメトリックを
メトリック記憶器２０４に供給するとともに、同期回路
２０へ出力する。
枝選択器２０３により選ばれた枝はパスメモリ２０５に
より記憶され、収束した枝が端子１０１に出力される。
より記憶され、収束した枝が端子１０１に出力される。
第２図はビタービ復号器のための符号器の一例を示すブ
ロック図であり、拘束長３、符号化率％の畳込み符号器
を示す。端子３０１に印加されたディジタル信号は、１
信号入力毎に順次シフトレジスタ３０２〜３０４に蓄え
られる。シフトレジスタ３０２．３０３，３０４の出力
は第１の排他的論理和回路３０５に印加され、その出力
は端子３０６に出力される。シフトレジスタ３０２，３
０４の出力は第２の排他的論理和回路３０７に印加され
、その出力は端子３０８に出力される。端子３０６．３
０８の信号が畳込み符号となる。この畳込み符号はこの
まま２列のディジタル信号として伝送されることもあり
、また第３図のプロ、り図に示す並列の直列変換器４０
１により直列信号に変換されて伝送されることもある。
ロック図であり、拘束長３、符号化率％の畳込み符号器
を示す。端子３０１に印加されたディジタル信号は、１
信号入力毎に順次シフトレジスタ３０２〜３０４に蓄え
られる。シフトレジスタ３０２．３０３，３０４の出力
は第１の排他的論理和回路３０５に印加され、その出力
は端子３０６に出力される。シフトレジスタ３０２，３
０４の出力は第２の排他的論理和回路３０７に印加され
、その出力は端子３０８に出力される。端子３０６．３
０８の信号が畳込み符号となる。この畳込み符号はこの
まま２列のディジタル信号として伝送されることもあり
、また第３図のプロ、り図に示す並列の直列変換器４０
１により直列信号に変換されて伝送されることもある。
第２図の端子３０６，３０８の信号はそれぞれ第３図の
端子４０３，４０４に印加され、並列、直列変換器４０
１により直列信号に変換されて端子４０２に出力される
。
端子４０３，４０４に印加され、並列、直列変換器４０
１により直列信号に変換されて端子４０２に出力される
。
第４図（ａ） 、 （ｂ） 、 （Ｃ）は直列信号とし
て伝送される場合の同期の様子を示す。同図（ａ）は端
子３０１に印加された信号であり、２Ｔ毎に新しいディ
ジタル信号が印加される。同図（ｂ）は畳込み符号化を
し、第３図の並列ψ直列変換器により直列信号に変換さ
れた端子４０２の信号を示す。符号化率が％のため、Ｔ
毎にディジタル信号が出力される。受信側においては、
（ｂ）の信号を、正しく ２Ｔ毎に１語としてビタービ
復号器に印加しなければならない。
て伝送される場合の同期の様子を示す。同図（ａ）は端
子３０１に印加された信号であり、２Ｔ毎に新しいディ
ジタル信号が印加される。同図（ｂ）は畳込み符号化を
し、第３図の並列ψ直列変換器により直列信号に変換さ
れた端子４０２の信号を示す。符号化率が％のため、Ｔ
毎にディジタル信号が出力される。受信側においては、
（ｂ）の信号を、正しく ２Ｔ毎に１語としてビタービ
復号器に印加しなければならない。
もし、同図（Ｃ）に示すように１語の区切りがＴだけず
れると６語・が（１’ 、 ２） 、 （２’ 、
３）・・・となり、元の語（１、１’） 、 （
２１２’）・・・とは異った語構成でビタービ復号を行
うため、正しい復号結果が得られなくなる。尚、第２図
端子３０６，３０８の信号を並列伝送した場合において
も、受信側において（端子３０６．端子３０８ンの対で
正しく受信されず（端子３０８ 、 ；４子３０６）の
ような対になるき正しく復号されない。
れると６語・が（１’ 、 ２） 、 （２’ 、
３）・・・となり、元の語（１、１’） 、 （
２１２’）・・・とは異った語構成でビタービ復号を行
うため、正しい復号結果が得られなくなる。尚、第２図
端子３０６，３０８の信号を並列伝送した場合において
も、受信側において（端子３０６．端子３０８ンの対で
正しく受信されず（端子３０８ 、 ；４子３０６）の
ような対になるき正しく復号されない。
第１図の実施例では同期を開始すると、メトリック増分
演算回路２０では枝選択回路２０３で選択された新たな
メトリック値から最大メ１−リックの増加分を計ｒＩ−
する。まず、最大メトリ、りを判定する最大メ） ＩＪ
クック定回路２１で最大メトリック値を判定し、レジス
タ２３に蓄えられている１タイムスロッ１−（２Ｔ）前
の最大メトリ、りとの差を減算器２２て計算する。この
値が最大メトリックの増加分になるのでこの値を積分器
３０へ出力する。その後最大メ） ＩＪクック定回路２
１の内容はレジスタ詔へ移され次回の演算に備える。本
発明のように最大メトリックの増加分を観測すると同期
の判定ができることを信号対雑音比の良い場合を例にと
って説明する。
演算回路２０では枝選択回路２０３で選択された新たな
メトリック値から最大メ１−リックの増加分を計ｒＩ−
する。まず、最大メトリ、りを判定する最大メ） ＩＪ
クック定回路２１で最大メトリック値を判定し、レジス
タ２３に蓄えられている１タイムスロッ１−（２Ｔ）前
の最大メトリ、りとの差を減算器２２て計算する。この
値が最大メトリックの増加分になるのでこの値を積分器
３０へ出力する。その後最大メ） ＩＪクック定回路２
１の内容はレジスタ詔へ移され次回の演算に備える。本
発明のように最大メトリックの増加分を観測すると同期
の判定ができることを信号対雑音比の良い場合を例にと
って説明する。
第５図（ａ） 、 （ｂ）にはビタービ・デコータのト
レリス図を示す。第５図（ａ）は同期している場合のト
レリス図の例、第５図（ｂ）は同期していない場合のト
レリス図の例である。
レリス図を示す。第５図（ａ）は同期している場合のト
レリス図の例、第５図（ｂ）は同期していない場合のト
レリス図の例である。
第５図において黒点（ま最大メトリックをイ〕する状態
を示し、太線は最大メトリックに関して選択されたバス
を示す。同期している場合は第５図（−１＋に示すよう
に最大メトリックに関するパスの）・レリスは連続して
おり最大メトリックは枝メトリックのとり得る最大価に
なる。これに対して同期していない場合１こは、伝送路
における誤りが５０係の場合とほぼ等価であり、第５図
（ｂ）に示ずようｌこ最大メトリックのトレリスは連続
していない場合もある。このようにトレリスが連続して
いない場合には最大でなかったメトリックＪこっながる
メトリックが次のタイムス口、トで最大になったことを
意味し、この場合、ｔｉｔ大メトリック値の増加量ａ°
は枝メｌ−１ツタの最大値より小さい値になる場合が多
い。またトレリスが連続し−Ｃいる場合でその間の枝メ
トリ、りは最大ｌこなるとは限らない。従って同期して
いる場合の最大メトリックの増加量は大きく、同期して
いない場合の最大メトリックの増加量は小さい。従って
メトリック増分演算回路側の出力を積分器３０で積分し
、変動成分をとり除くと、適当なしきい値を有するしき
い値回路４０により同期、非同期を判定することができ
る。すなわちしきい値回路４０ではしきい値Ｖｔｈより
も積分回路の出力が小さい場合にはしきい値回路４０は
識別信号を出力する。識別信号が出力されると制御回路
５０は移相器１（）に対して移相信号を出力し、移相器
ＩＯの出力位相を笈化させる。
を示し、太線は最大メトリックに関して選択されたバス
を示す。同期している場合は第５図（−１＋に示すよう
に最大メトリックに関するパスの）・レリスは連続して
おり最大メトリックは枝メトリックのとり得る最大価に
なる。これに対して同期していない場合１こは、伝送路
における誤りが５０係の場合とほぼ等価であり、第５図
（ｂ）に示ずようｌこ最大メトリックのトレリスは連続
していない場合もある。このようにトレリスが連続して
いない場合には最大でなかったメトリックＪこっながる
メトリックが次のタイムス口、トで最大になったことを
意味し、この場合、ｔｉｔ大メトリック値の増加量ａ°
は枝メｌ−１ツタの最大値より小さい値になる場合が多
い。またトレリスが連続し−Ｃいる場合でその間の枝メ
トリ、りは最大ｌこなるとは限らない。従って同期して
いる場合の最大メトリックの増加量は大きく、同期して
いない場合の最大メトリックの増加量は小さい。従って
メトリック増分演算回路側の出力を積分器３０で積分し
、変動成分をとり除くと、適当なしきい値を有するしき
い値回路４０により同期、非同期を判定することができ
る。すなわちしきい値回路４０ではしきい値Ｖｔｈより
も積分回路の出力が小さい場合にはしきい値回路４０は
識別信号を出力する。識別信号が出力されると制御回路
５０は移相器１（）に対して移相信号を出力し、移相器
ＩＯの出力位相を笈化させる。
第６図および第７図は移相器１０の第１および第２の実
施例をそれぞれ示すブロック図である。第６図では端子
１００の被復号信号が移相素子７０１を通して移相され
、端子１０４に出力される。端子１０２の語同期信号は
そのまま端子１θ５に出力され、被復号信号と語同期信
号の相対的な肋間関係が調整される。第７図では端子１
００の被復号伯刊はそのまま總子１０４’ｉこ出力され
、端子１０２の語同期信号が移相素子８０１＃こより移
相さｎ端子１０５に出力される。
施例をそれぞれ示すブロック図である。第６図では端子
１００の被復号信号が移相素子７０１を通して移相され
、端子１０４に出力される。端子１０２の語同期信号は
そのまま端子１θ５に出力され、被復号信号と語同期信
号の相対的な肋間関係が調整される。第７図では端子１
００の被復号伯刊はそのまま總子１０４’ｉこ出力され
、端子１０２の語同期信号が移相素子８０１＃こより移
相さｎ端子１０５に出力される。
以上の説明は被復号信号が直列信号であると仮定して進
めてきたが、ビタービ復号器が並列信号を入力するよう
になっている場合かある。
めてきたが、ビタービ復号器が並列信号を入力するよう
になっている場合かある。
第８図はビターヒ復号器への入力信号がＭし列である場
合の移相器の例を示すフロ、り図である。
合の移相器の例を示すフロ、り図である。
端子９０１，９０２の信号をスイッチ９０３．９０４１
こより入れ換え可能にして端子９０６．９（１７に出力
４−るこさ屹より等測的な移相を行うことができる。ス
イッチの切換（Ｓ号は端子９０５１こ印加さ７７、る。
こより入れ換え可能にして端子９０６．９（１７に出力
４−るこさ屹より等測的な移相を行うことができる。ス
イッチの切換（Ｓ号は端子９０５１こ印加さ７７、る。
なお、本賃施例１こおいては最大メトリ、りの増加量を
メトリックナ、９分演算回路２０で求めるとして説明し
たが最大メトリックの増加量の大きいときは他のメトリ
ックも一口ψに増加値か大きくなるため必ずしも最大メ
トす、りの増加量で↑」］定−４る必要はな（，２番目
（こ大きいメトリック、３番目に大きいメ） ＩＪソッ
ク以下一般にＮ番目に大きいメトリックの増加値でｌｉ
ｉルＪを判定してもｒｍＪ様の効果が得られる。またｊ
９１加駕ｊの計碧をする時間間隔もより長い時間にとっ
ても良いことは明らかである。
メトリックナ、９分演算回路２０で求めるとして説明し
たが最大メトリックの増加量の大きいときは他のメトリ
ックも一口ψに増加値か大きくなるため必ずしも最大メ
トす、りの増加量で↑」］定−４る必要はな（，２番目
（こ大きいメトリック、３番目に大きいメ） ＩＪソッ
ク以下一般にＮ番目に大きいメトリックの増加値でｌｉ
ｉルＪを判定してもｒｍＪ様の効果が得られる。またｊ
９１加駕ｊの計碧をする時間間隔もより長い時間にとっ
ても良いことは明らかである。
更にメトリックのオーバ・フローを防ぐために各メトリ
ック１１自からある（ｔＫを減算しているような場合ｉ
こは、メｌ−ＩＪソック増加量を正しく求めるためには
減？Ｌ前のメトリック値をメトリンク増分演算回路に供
給する必要がある。
ック１１自からある（ｔＫを減算しているような場合ｉ
こは、メｌ−ＩＪソック増加量を正しく求めるためには
減？Ｌ前のメトリック値をメトリンク増分演算回路に供
給する必要がある。
また、本実施例では符号化率％の畳込み符号に対しての
同期をとるものとして説明したが他の符号化率の場合に
も適用されることは明らかである。
同期をとるものとして説明したが他の符号化率の場合に
も適用されることは明らかである。
さらに符号化された信号が多相位相変訓されて伝送され
た場合に、搬送波位相に不確定性のある場合にもメ）
ＩＪクック増加量の大きな搬送波位相を求めることによ
って搬送波位相の不確定性を除くことができる。
た場合に、搬送波位相に不確定性のある場合にもメ）
ＩＪクック増加量の大きな搬送波位相を求めることによ
って搬送波位相の不確定性を除くことができる。
以上、詳細に説明したように、本発明によるビタービ復
号器の同期回路は外部システムからの同期信号を使わず
にビタービ復号器自体で語同期を可能にするものである
。
号器の同期回路は外部システムからの同期信号を使わず
にビタービ復号器自体で語同期を可能にするものである
。
第１図は本発明による同期回路およびこれを付加したビ
タービ復号器の一実施例を示すブロック図、第２図は畳
込み符号器の一例を示すブロック図、第３図は並列・直
列変換器を示すブロック図、第４図（ａ） 、 （ｂ）
＊ （Ｃ）は畳込み符号器の入出力信号を、第５図（
ａ） 、 （ｂ）はバスのトレリス図を示す。第６図〜
第８図は移相器の例をそれぞれ示す。図中１０は移相器
を、２０はメｌ−ＩＪソック分演算回路を、３０は積分
器を、４０は閾値回路を、５０は制御回路を、１０３は
移相量制御端子を表す。 代理人弁理士 内厚 晋、ぐ １ 、″ｊ 慄２ 図 棒３ 図 字４図 （０，）（ｂ） 慄 ５ 国
タービ復号器の一実施例を示すブロック図、第２図は畳
込み符号器の一例を示すブロック図、第３図は並列・直
列変換器を示すブロック図、第４図（ａ） 、 （ｂ）
＊ （Ｃ）は畳込み符号器の入出力信号を、第５図（
ａ） 、 （ｂ）はバスのトレリス図を示す。第６図〜
第８図は移相器の例をそれぞれ示す。図中１０は移相器
を、２０はメｌ−ＩＪソック分演算回路を、３０は積分
器を、４０は閾値回路を、５０は制御回路を、１０３は
移相量制御端子を表す。 代理人弁理士 内厚 晋、ぐ １ 、″ｊ 慄２ 図 棒３ 図 字４図 （０，）（ｂ） 慄 ５ 国
Claims (1)
- 被復号信号入力端子と、復号信号出力端子と、取り得る
内部状態のメｌ−ＩＪソック出力端子をもつビタービ復
号器において、移相量制御端子をもつ移相器と前記各内
部状態のメトリックを入力し、大きい方から数えて一定
の自然数値Ｎ番目のメトリックを判定し前記Ｎ番目のメ
トリックの異った時刻における差を計算するメトリック
増分演算回路と、該メｌ−ＩＪシック分演算回路出力を
入力とする積分器と、該積分器出力が予め定められた値
以上もしくは以下のときに識別信号を出すしきい値回路
と、該識別信号により前記移相′器に移送量制御信号を
供給する制御回路とから成り、被復号信号を前記移相器
の入力信号とし、移相器の出力信号を前記ビタービ復号
器の入力信号としたことを特徴とするビタービ復号器の
同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120943A JPS5912649A (ja) | 1982-07-12 | 1982-07-12 | ビタ−ビ復号器の同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120943A JPS5912649A (ja) | 1982-07-12 | 1982-07-12 | ビタ−ビ復号器の同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5912649A true JPS5912649A (ja) | 1984-01-23 |
| JPH038140B2 JPH038140B2 (ja) | 1991-02-05 |
Family
ID=14798803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57120943A Granted JPS5912649A (ja) | 1982-07-12 | 1982-07-12 | ビタ−ビ復号器の同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912649A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0208537A2 (en) * | 1985-07-09 | 1987-01-14 | Codex Corporation | Communication systems |
| EP0233788A2 (en) * | 1986-02-19 | 1987-08-26 | Sony Corporation | Viterbi decoder and method |
| US4802174A (en) * | 1986-02-19 | 1989-01-31 | Sony Corporation | Viterbi decoder with detection of synchronous or asynchronous states |
| EP0631396A2 (en) * | 1993-06-25 | 1994-12-28 | Oki Electric Industry Co., Ltd. | Real-time convolutional decoder with block synchronising function |
-
1982
- 1982-07-12 JP JP57120943A patent/JPS5912649A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0208537A2 (en) * | 1985-07-09 | 1987-01-14 | Codex Corporation | Communication systems |
| EP0233788A2 (en) * | 1986-02-19 | 1987-08-26 | Sony Corporation | Viterbi decoder and method |
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| EP0631396A3 (en) * | 1993-06-25 | 1995-11-15 | Oki Electric Ind Co Ltd | Real-time convolutional encoder with block synchronization function. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH038140B2 (ja) | 1991-02-05 |
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