JPS59123933A - Address comparison system - Google Patents
Address comparison systemInfo
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- JPS59123933A JPS59123933A JP57232791A JP23279182A JPS59123933A JP S59123933 A JPS59123933 A JP S59123933A JP 57232791 A JP57232791 A JP 57232791A JP 23279182 A JP23279182 A JP 23279182A JP S59123933 A JPS59123933 A JP S59123933A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ処理装置における記憶装置参照時のア
ドレス比較方式に係り、特に１つ又は複数の要求源から
の要求によりプログラム実行レベルを切替えて命令Ｖ実
行する様に構成された処理装置に於いて、各プログラム
実行レベルを指定してアドレス比較７行い得る処理方式
に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an address comparison method when referring to a storage device in a data processing device, and in particular to a method for switching a program execution level in response to a request from one or more request sources. The present invention relates to a processing method in which address comparison 7 can be performed by specifying each program execution level in a processing device configured to execute V instructions.
主処理装置と、主処理装置に於けるプログラム実行を要
求する要求源とがあって、主処理装置は前記プログラム
実行要求に基づいてプログラムの実行レベルを決定し、
実行レベル毎にあらかじめ定義されている命令開始アド
レスからプログラムの実行管開始する様なデータ処理装
置では、複数のプログラム実行レベルで共通に使用され
るプログラムが存在することがある。この様な場合、プ
ログラムが記憶されている記憶装置及び該プログラムで
参照される記憶装置は、前記複数のプログラム実行レベ
ルから、同一のアドレス値で参照されることになる。一
般にプログラムを実行するデ−タ処理装置に於いては、
プログラムのデバッグ等を目的として、記憶装置参照時
のアドレス値ケ監視し、特別に設けられたアドレス比較
レジスタに設定された値との比較を行って記憶装置参照
アドレスと一致した場合には、処理装置の動作を停止さ
せたり、あるいは、アドレス一致を示すパルス信号等を
処理装置外部に出力したり、あるいはランプ等によりア
ドレス一致を表示したりする機能が装備されている。し
かしながら、従来技術に於いては前述した様なプログラ
ムの実行レベルに関らず単にアドレス値の比較のみを実
行するために、前記複数のプログラム実行レベルを有し
、かつ複数のプログラム実行レベルから、記憶装置の同
一アドレスを参照する様な場合は、本来意図したプログ
ラム実行レベル以外での記憶装量参照によってアドレス
一致が発生してしまう可能性があり、目的とした機能の
遂行が困難になるという欠点がある。There is a main processing unit and a request source that requests program execution in the main processing unit, and the main processing unit determines the execution level of the program based on the program execution request,
In a data processing device that starts execution of a program from an instruction start address that is predefined for each execution level, there may be a program that is used in common at a plurality of program execution levels. In such a case, the storage device in which the program is stored and the storage device referenced by the program will be referenced by the same address value from the plurality of program execution levels. Generally, in a data processing device that executes a program,
For the purpose of program debugging, etc., the address value when referencing the storage device is monitored, and if it is compared with the value set in a specially provided address comparison register and matches the storage device reference address, processing is performed. It is equipped with a function of stopping the operation of the device, outputting a pulse signal or the like indicating address matching to the outside of the processing device, or displaying address matching with a lamp or the like. However, in the prior art, in order to simply compare address values regardless of the program execution level as described above, there is a plurality of program execution levels, and from the plurality of program execution levels, If the same address on a storage device is referenced, there is a possibility that an address match will occur due to the storage amount being referenced at a level other than the originally intended program execution level, making it difficult to perform the intended function. There are drawbacks.
本発明は、上記の欠点を除去するものであって、アドレ
ス比較の対象とするプログラム実行レベルを指定出来る
様にし、アドレス値の比較結果とプログラム実行レベル
の比較結果とによりアドレス一致出力を得る様にし、複
数プログラム実行レベルで共通に使用される記憶装置の
アドレス領斌に対しても効果的なアドレス比較の手段を
提供することを目的としている。The present invention eliminates the above-mentioned drawbacks, and makes it possible to specify the program execution level to be subjected to address comparison, and to obtain an address match output based on the comparison result of the address value and the comparison result of the program execution level. The purpose of the present invention is to provide an effective means for comparing addresses even for addresses of storage devices that are commonly used at multiple program execution levels.
そしてそのため、本発明のアドレス比較方式は、記憶装
置から順次命令を取り出して実行する主処理装置と、主
処理装置に接続され主処理装置でのプログラム走行を要
求する１つ又は複数の要求線とを具備し、該主処理装置
は前記プログラム走行要求の状態からプログラム実行の
レベルを決定する様に構成されたデータ処理装置に於い
て、前記主処理装置は、前記記憶装置を参照する際のア
ドレス値と比較されるアドレス比較レジスタと、現プロ
グラム実行レベルと比較されるレベル比較レジスタとを
備え、両者の比較結果により前記記憶装置参照時のアド
レス一致出力を得る様にしだことを特徴とするものであ
る。Therefore, the address comparison method of the present invention requires a main processing unit that sequentially retrieves and executes instructions from a storage device, and one or more request lines connected to the main processing unit that requests program execution in the main processing unit. In the data processing device, the main processing device is configured to determine the level of program execution from the state of the program execution request, the main processing device is configured to determine the level of program execution based on the state of the program execution request, the main processing device is configured to It is characterized by comprising an address comparison register to be compared with the value and a level comparison register to be compared with the current program execution level, and based on the comparison result between the two, an address matching output when referring to the storage device is obtained. It is.
以下、本発明を図面を参照しつつ説明する。 Hereinafter, the present invention will be explained with reference to the drawings.
第１図は本発明のデータ処理装置の１更施例のブロック
図、第２図は主処理装置の１実施例のブロック図、第３
図はプログラム走行要求線とそれによって決定されるプ
ログラム実行レベルの論理を示す図である。FIG. 1 is a block diagram of a further embodiment of the data processing device of the present invention, FIG. 2 is a block diagram of one embodiment of the main processing device, and FIG.
The figure shows a program execution request line and the logic of the program execution level determined by the line.
第１図において、１は主処理装置、２はプログラムが格
納される記憶装置、３ないし６は主処理装置１に対して
プログラムの走行を要求する副処理装置、７はインタフ
ェース線、８ａないし８ｄはプログラム走行要求線をそ
れぞれ示している。In FIG. 1, 1 is a main processing unit, 2 is a storage device in which a program is stored, 3 to 6 are sub-processing units that request the main processing unit 1 to run a program, 7 is an interface line, and 8a to 8d. indicate program run request lines, respectively.
主処理装置１と副処理装置３，４，５．６は、インタフ
ェース線７およびプログラム走行要求線８ａ。The main processing device 1 and the sub-processing devices 3, 4, 5.6 are connected to an interface line 7 and a program run request line 8a.
８ｂ、８ｅ、８ｄによって結合される。主処理装置ｌは
、プログラム走行要求線８ａないし８ｄの状態により実
行すべきプログラム実行レベルを決定し、記憶装置２内
における前記決定されたプログラム実行レベルのプログ
ラムが格納されているアドレスをアクセスして命令を取
出し、これを実行する。8b, 8e, 8d. The main processing unit 1 determines the program execution level to be executed based on the state of the program execution request lines 8a to 8d, and accesses the address in the storage device 2 where the program at the determined program execution level is stored. Get the command and execute it.
インタフェース線７は、主処理装置１が副処理装置３，
４，５．６の中のレジスタの値を読出したり、レジスタ
にデータをセットしたりするために用いられるものであ
る。The interface line 7 connects the main processing device 1 to the sub-processing device 3,
It is used to read the values of the registers in 4, 5, and 6, and to set data in the registers.
第２図は主処理装置の１実施例のブロック図である。第
２図において、１０は実行レベル制御回路、１１は実行
レベル格納レジスタ、１２はプログラム実行情報保持レ
ジスタ、１３は命令実行回路、１４はアドレス・レジス
タ、】５はレベル比較レジスタ、１６はアドレス比較レ
ジスタ、１７と１８は比較回路、１９は一致検出回路、
２０と２１は信号線、２２は一致出力線をそれぞれ示し
ている。プログラム走行要求線８ａ、８ｂ、８ｃ、８ｄ
上の信号は実行レベル制御回路１０に入力され、と〜で
決定されたプログラム実行レベルが実行レベル格納レジ
スタ１１に保持される。プログラム実行レベルの決定論
理は、第３図に示される。第３図は、プログラム走行要
求線８ａ、８ｂ、８ｃ、８ｄの状態と、それによって決
定されるプログラム実行レベルトの関係を示すものであ
り、プログラム実行レベルは３ビツトの２進数で表わさ
れる。このプログラム実行レベルは、実行レベル格納レ
ジスタ１１にセットされる。第３図において、何れのプ
ログラム走行要求線にも走行要求が存在しないときのプ
ログラム実行レベルはｒｏｏｏＪであり、このときは主
処理装置１の独自のプログラムが走行する。FIG. 2 is a block diagram of one embodiment of the main processing unit. In FIG. 2, 10 is an execution level control circuit, 11 is an execution level storage register, 12 is a program execution information holding register, 13 is an instruction execution circuit, 14 is an address register, ]5 is a level comparison register, and 16 is an address comparison register. registers, 17 and 18 are comparison circuits, 19 is a coincidence detection circuit,
20 and 21 indicate signal lines, and 22 indicates a coincidence output line, respectively. Program run request lines 8a, 8b, 8c, 8d
The above signal is input to the execution level control circuit 10, and the program execution level determined by and to is held in the execution level storage register 11. The program execution level decision logic is shown in FIG. FIG. 3 shows the relationship between the states of the program run request lines 8a, 8b, 8c, and 8d and the program execution level determined thereby, and the program execution level is expressed as a 3-bit binary number. This program execution level is set in the execution level storage register 11. In FIG. 3, when there is no run request on any of the program run request lines, the program execution level is roooJ, and in this case, the original program of the main processing device 1 runs.
また、プログラム走行要求線８ａは最高位の優先度を有
し、このプログラム走行要求線８ａ上の信号が論理「１
」のときのプログラム実行レベルは［１００Ｊとなり、
副処理装置３によって要求される）゛ログラムが実行さ
れる。プログラム走行要求線８ａ以外のプログラム走行
要求線によるプログラム実行レベルの決定は、第３図に
示す通りである。なお、×はＤｏｎ’ｔＣａｒｅを示し
ている。従って、この実施例においては５つのプログラ
ム実行レベルが存在することになる。このようにして決
定されたプログラム実行レベルは主処理装置１で実行さ
れるプログラムの種類を選択するように動作するが、こ
れはプログラム実行情報保持レジスタ１２の働きによる
。即ち、プログラム実行情報保持レジスタ１２は、各プ
ログラム実行レベルに対応したエントリを持ち、各エン
トリには、そのプログラム実行レベルにおいて実行され
るべきプログラムの記憶装置アドレスや主処理装置のス
テータス情報、そのプログラム実行レベルで使用される
作業レジスタの内容などが保持される。命令実行回路１
３は図示しないが内部に演算回路などを有し、記憶装置
２から取出された命令に基づく処理を実行する。アドレ
ス・レジスタ１４は、記憶装置２をアクセスするための
ものである。プログラム実行レベルの切替えが発生した
時の動作は下記のとおりである。先ず、現プログラム実
行レベルでの記憶装置のアドレスやステータス情報、作
業レジスタの内容などのプログラム実行情報が実行情報
保持レジスタ１２の対応エントリに退避され、続いて新
プログラム実行レベルに対応する実行情報保持レジスタ
１２の対応エントリから１０グラム実行情報が読出され
、命令実行回路１３およびアドレス・レジスタ１４に必
要な情報がセットされ、プログラムの実行が開始される
。レベル比較レジスタ１５には所望のプログラム実行レ
ベルが設定され、アドレス比較レジスタ１６には所望の
アドレス値が設定される。比較回路１７は、レジスタ比
較レジスタ１５の内容と実行レベル格納レジスタ１１の
内容と比較し、両者が一致したとき信号線２０を活性化
する。比較回路１８は、アドレス比較レジスタ１６の内
容とアドレス・レジスタ１４の内容とを比較し、両省が
一致したとき信号線２１を活性化する。−数構出回路１
９は、信号線２０および２１が活性化されたときに一致
出力線２２を活性化する。−数構出回路１９の構成とし
てはこれに駆足されることなく、例えば特定の指定によ
り信号線２０上の信号、すなわち比較回路１７の比較結
果を無視するようにしてもよい。また、レベル比較レジ
スタ１５およびアドレス比較レジスタ１６は、複数のス
イッチをもつ設定器などで代替可能であることは云うま
でもない。Further, the program run request line 8a has the highest priority, and the signal on this program run request line 8a is at logic "1".
”, the program execution level is [100J,
The program (requested by the sub-processing unit 3) is executed. The determination of the program execution level using program execution request lines other than the program execution request line 8a is as shown in FIG. Note that × indicates Don't Care. Therefore, in this embodiment, there are five levels of program execution. The program execution level determined in this manner operates to select the type of program to be executed by the main processing unit 1, and this is due to the function of the program execution information holding register 12. That is, the program execution information holding register 12 has an entry corresponding to each program execution level, and each entry contains the storage device address of the program to be executed at that program execution level, the status information of the main processing unit, and the program execution level. The contents of work registers used at the execution level are held. Instruction execution circuit 1
3 has an arithmetic circuit therein (not shown), and executes processing based on instructions retrieved from the storage device 2. Address register 14 is for accessing storage device 2. The operation when switching of program execution levels occurs is as follows. First, program execution information such as storage device addresses, status information, and work register contents at the current program execution level is saved to the corresponding entry of the execution information holding register 12, and then execution information holding corresponding to the new program execution level is saved. 10-gram execution information is read from the corresponding entry in register 12, necessary information is set in instruction execution circuit 13 and address register 14, and program execution is started. A desired program execution level is set in the level comparison register 15, and a desired address value is set in the address comparison register 16. The comparison circuit 17 compares the contents of the register comparison register 15 with the contents of the execution level storage register 11, and activates the signal line 20 when the two match. Comparison circuit 18 compares the contents of address comparison register 16 and address register 14, and activates signal line 21 when the two match. - Number structure circuit 1
9 activates match output line 22 when signal lines 20 and 21 are activated. - The configuration of the number output circuit 19 may be configured such that the signal on the signal line 20, that is, the comparison result of the comparison circuit 17, is ignored by a specific designation, for example, without being driven by this. Further, it goes without saying that the level comparison register 15 and the address comparison register 16 can be replaced by a setting device having a plurality of switches.
さらに、レベル比較レジスタ１５に未定義のプログラム
実行レベルを指定することにより、アドレス比較機能を
無効化することは容易である。本発明においては、−数
量力線２２の使用方法は任意であるが、例えば以下の使
用方法が存在する。Furthermore, by specifying an undefined program execution level to the level comparison register 15, the address comparison function can be easily disabled. In the present invention, the method of using the -quantity force line 22 is arbitrary, and for example, there are the following methods of use.
（イ）主処理装量１の動作を停止する。(b) Stop the operation of main processing unit 1.
（ロ）そのプログラム実行レベルでの動作のみを禁止す
る。(b) Prohibits operations only at the program execution level.
ｅｉ パルス等により外部端子に出力する。ei Output to external terminal by pulse etc.
に） ランプなどにより一致を表示する。) The match is displayed using a lamp, etc.
また、プログラム走行要求線によるプログラム実行レベ
ルの切替は割込みによるプログラム走行制御と類似であ
り、本発明は割込みＩＦ！１能を有する処理装置におい
ても応用可能である。In addition, switching the program execution level using the program execution request line is similar to program execution control using an interrupt, and the present invention uses the interrupt IF! It can also be applied to a processing device having one function.
以上の説明から明らかなように、本発明によれば、複数
の実行レベルから共通に使用される記憶装置のアドレス
空間に対しても、所望の実行レベルを指定してアドレス
比較を実行することが出来るので、複雑な処理装置構造
及びプログラム構造を持ったデータ処理装置に対して、
特に有効なアドレス比較機構を提供することが出来る。As is clear from the above description, according to the present invention, it is possible to specify a desired execution level and perform address comparison even for the address space of a storage device that is commonly used by multiple execution levels. Therefore, for data processing equipment with complex processing device structure and program structure,
A particularly effective address comparison mechanism can be provided.
第１図は本発明のデータ処理装置の１実施例のブロック
図、第２図は主処理装置の１実施例のブロック図、第３
図はグログラム走行要求線とそれによって決定されるプ
ログラム実行レベルの論理を示す図である。
１・・・主処理装置、２・・・プログラムが格納される
記憶装置、３ないし６・・・主処理装置１に対してプロ
グラムの走行を要求する副処理装置、７・・・インタフ
ェース線、８ａないし８ｄ・・・プログラム走行要求線
、１０・・・実行レベル制御回路、１１・・・実行レベ
ル格納レジスタ、１２・・・プログラム実行情報保持レ
ジスタ、１３・・・命令実行回路、１４・・・アドレス
拳レジスタ、１５・・・レベル比較レジスタ、１６・・
・アドレス比較レジスタ、】７と１８・・・比較回路、
１９・・・−数構出回路、２゜と２１・・・信号線、２
２・・・−散出力線。
特許出願人 富士通株式会社
代理人弁理士 京 谷 四 部
１
ケ１１Ｂ
牙３０
ｏ ｏｏｏ → ０００１ ×
Ｘ × → １ｏ。
Ｑ ｉ Ｘ ｘ ＋ｊｏｉ０ ０ １
× → １１０
０ ０ ０１ → １１１FIG. 1 is a block diagram of one embodiment of the data processing device of the present invention, FIG. 2 is a block diagram of one embodiment of the main processing device, and FIG.
The figure shows the program run request line and the logic of the program execution level determined by it. DESCRIPTION OF SYMBOLS 1... Main processing unit, 2... Storage device in which a program is stored, 3 to 6... Sub-processing unit that requests the main processing unit 1 to run a program, 7... Interface line, 8a to 8d...Program execution request line, 10...Execution level control circuit, 11...Execution level storage register, 12...Program execution information holding register, 13...Instruction execution circuit, 14...・Address fist register, 15...Level comparison register, 16...
・Address comparison register, ]7 and 18... comparison circuit,
19...-number circuit, 2° and 21...signal line, 2
2...-Spread output line. Patent Applicant Fujitsu Ltd. Representative Patent Attorney Kyotani 4 Part 1 Ke11B Fang 30 o ooo → 0001 ×
X × → 1o. Q i X x +joi0 0 1
× → 110 0 0 01 → 111
Claims (1)
、主処理装置に接続され主処理装置でのプログラム走行
を要求する１つ又は複数の要求源とを具備し、該主処理
装置は前記プログラム走行要求の状態からプログラム実
行のレベルを決定する様に構成されたデータ処理装置に
於いて、前記主処理装置は、前記記憶装置を参照する際
のアドレス値と比較される比較アドレス保持手段と、現
プログラム実行レベルと比較される比較レベル保持手段
とン備え、両者の比較結果により前記記憶装置参照時の
アドレス−散出力を得ることを特徴とするアドレス比較
方式。The main processing unit includes a main processing unit that sequentially fetches and executes instructions from a storage device, and one or more request sources that are connected to the main processing unit and request program execution on the main processing unit, and the main processing unit is configured to execute the program execution. In a data processing device configured to determine the level of program execution from the state of a request, the main processing device includes a comparison address holding means that is compared with an address value when referencing the storage device, and a current storage device. 1. An address comparison method comprising a comparison level holding means to be compared with a program execution level, and obtaining an address-dispersed output when referring to the storage device based on a comparison result between the two.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232791A JPS59123933A (en) | 1982-12-29 | 1982-12-29 | Address comparison system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232791A JPS59123933A (en) | 1982-12-29 | 1982-12-29 | Address comparison system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59123933A true JPS59123933A (en) | 1984-07-17 |
Family
ID=16944804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232791A Pending JPS59123933A (en) | 1982-12-29 | 1982-12-29 | Address comparison system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123933A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114042A (en) * | 1985-11-13 | 1987-05-25 | Fujitsu Ltd | Program event recording control system |
| JPS63236142A (en) * | 1987-03-24 | 1988-10-03 | Yokogawa Electric Corp | Software monitoring device |
| JPH05250215A (en) * | 1991-11-11 | 1993-09-28 | Mitsubishi Electric Corp | Data processor containing debug supporting function |
| JPH06283064A (en) * | 1993-03-25 | 1994-10-07 | Ngk Insulators Ltd | Holder fittings for non-ceramic insulator |
-
1982
- 1982-12-29 JP JP57232791A patent/JPS59123933A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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