JPS59122018A - バイポ−ラ／ユニポ−ラ変換回路 - Google Patents
バイポ−ラ／ユニポ−ラ変換回路Info
- Publication number
- JPS59122018A JPS59122018A JP22450482A JP22450482A JPS59122018A JP S59122018 A JPS59122018 A JP S59122018A JP 22450482 A JP22450482 A JP 22450482A JP 22450482 A JP22450482 A JP 22450482A JP S59122018 A JPS59122018 A JP S59122018A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar
- unipolar
- differential amplifier
- output
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、バイポーラ／ユニポーラ変換回路に係り、峙
に、回路構成の小屋化な図ったバイボー（ロ） 従来技
術と問題点 従来のバイポーラ／ユニポーラ変換ｄ路以下・Ｂ ／
ｕ変換回路と称デを第１図を用いて説明すも第１図は従
来例のＢ／ｕ変換回路を示す。同回路は入力変成器（以
下変成器と記す）１．＄１ダイオード２、第２ダイオー
ド３、第１差動増幅器４、第２差動増幅器５、加算器６
より構成されている。
に、回路構成の小屋化な図ったバイボー（ロ） 従来技
術と問題点 従来のバイポーラ／ユニポーラ変換ｄ路以下・Ｂ ／
ｕ変換回路と称デを第１図を用いて説明すも第１図は従
来例のＢ／ｕ変換回路を示す。同回路は入力変成器（以
下変成器と記す）１．＄１ダイオード２、第２ダイオー
ド３、第１差動増幅器４、第２差動増幅器５、加算器６
より構成されている。
第１図において、バイポー２符号信号は変成器１０１次
側に人力され、変成器１の２次側より出力されるバイポ
ーラ符号の正符号の成分は第１ダイオード２を経て第１
差動増幅に入力されその出力は加算器６０入力端子８に
入力される。また前記バイポーラ信号の負符号の成分は
第２ダイオード３を経て第２差動増幅器５に入力され、
第２差動増輻器５より正符号成分として出力されて加算
器６０入力端子７に入力され、先きに人力された前記正
符号成分に加算されてユニポーラ符号を出力端子ｏｕＴ
３よ）出力する。さらにこのとき第１及び第２差動増幅
器４，５．１：り正符号、負符号成分に対応したユニポ
ーラ符号が同時に夫々の出力端子０ｕＴ１，０ｕＴｚ工
り出力される。
側に人力され、変成器１の２次側より出力されるバイポ
ーラ符号の正符号の成分は第１ダイオード２を経て第１
差動増幅に入力されその出力は加算器６０入力端子８に
入力される。また前記バイポーラ信号の負符号の成分は
第２ダイオード３を経て第２差動増幅器５に入力され、
第２差動増輻器５より正符号成分として出力されて加算
器６０入力端子７に入力され、先きに人力された前記正
符号成分に加算されてユニポーラ符号を出力端子ｏｕＴ
３よ）出力する。さらにこのとき第１及び第２差動増幅
器４，５．１：り正符号、負符号成分に対応したユニポ
ーラ符号が同時に夫々の出力端子０ｕＴ１，０ｕＴｚ工
り出力される。
しかしながら、かかる従来のＢ ／ ｕ変換回路にバイ
ポーラ符号を正側と負側に分離する回路と分ｌｌ１Ｉ式
几だユニポーラ符号を合成する加算器より構形 成されているため、回路構成が大ダ化するという欠点が
あった。
ポーラ符号を正側と負側に分離する回路と分ｌｌ１Ｉ式
几だユニポーラ符号を合成する加算器より構形 成されているため、回路構成が大ダ化するという欠点が
あった。
（ｃ） 発明の目的
本発明はかかる従来のＢ ／ ｕ変換回路の欠点に鑑み
、回路構成を小型化したＢ ／ ｕ変換回路を提供する
ことを目的とする。
、回路構成を小型化したＢ ／ ｕ変換回路を提供する
ことを目的とする。
（ｄ） 発明の構成
前記の目的を達成するために本発明に第１トランジスタ
とバイポーラ信号の正側符号が入力したとき動作する＄
２トランジスタを有する第１差動増幅器及び、第３トラ
ンジスタと該バイポーラ信号の負側符号が入力したとき
動作する第４トンノジスタを有する第２差動増幅器を有
するバイボー／ う夛ユニポー２変換回路において、該ｆｉｇ２）９ンジ
スタ２第４トランジスタのコレタを共通に接続トラ７ジ
スタに′成田を供給する電源と該接続点との間に負荷を
接続し、該接続点におけろ電位を出力することを特徴と
する。
とバイポーラ信号の正側符号が入力したとき動作する＄
２トランジスタを有する第１差動増幅器及び、第３トラ
ンジスタと該バイポーラ信号の負側符号が入力したとき
動作する第４トンノジスタを有する第２差動増幅器を有
するバイボー／ う夛ユニポー２変換回路において、該ｆｉｇ２）９ンジ
スタ２第４トランジスタのコレタを共通に接続トラ７ジ
スタに′成田を供給する電源と該接続点との間に負荷を
接続し、該接続点におけろ電位を出力することを特徴と
する。
（ｅ） 発明の実施例
以下本発明を第２図のバイポーラ、ユニポーラ波形と第
３図の実施例に基づいて説明する。
３図の実施例に基づいて説明する。
第３図において、１〜５は第１図と同一機能を有する同
一部材を示す。同図において第２図（１）に示すバイポ
ーラ符号が変成器１に入力され、２次側より出されろ。
一部材を示す。同図において第２図（１）に示すバイポ
ーラ符号が変成器１に入力され、２次側より出されろ。
第２図（１）に示すバイポーラ符号の正符号成分（１）
−１は第１ダイオード２を経て第１差動増幅器４に入
力され、負荷９及び１０に第２図（２）及び（４） −
１に示す波形を出力する。
−１は第１ダイオード２を経て第１差動増幅器４に入
力され、負荷９及び１０に第２図（２）及び（４） −
１に示す波形を出力する。
次に第２図（１）−’２に示すバイポーラ符号の負符号
成分は第２ダイオード３を経て第２差動増幅器５に入力
され、負荷１０及び１１に第２図（４） −２及び（３
）に示す波形を出力する。即ち第２図（１）に示すバイ
ポーラ符号は第１及び第２差動増幅器４及び５の共通の
負荷１０に第２図（４）に示すユニポーラ波形を出力す
ると共に同時に＄２図に示すユニポーラ波形（２）及び
（３）を出力する。出力されたユニポーラ符号（１）の
信号処理に使用される。なお図中、１２．１３の端子に
は第１及び第２差動増幅器の基準電圧が夫々印加されて
いる。また１４，１５は定電流源を示す。
成分は第２ダイオード３を経て第２差動増幅器５に入力
され、負荷１０及び１１に第２図（４） −２及び（３
）に示す波形を出力する。即ち第２図（１）に示すバイ
ポーラ符号は第１及び第２差動増幅器４及び５の共通の
負荷１０に第２図（４）に示すユニポーラ波形を出力す
ると共に同時に＄２図に示すユニポーラ波形（２）及び
（３）を出力する。出力されたユニポーラ符号（１）の
信号処理に使用される。なお図中、１２．１３の端子に
は第１及び第２差動増幅器の基準電圧が夫々印加されて
いる。また１４，１５は定電流源を示す。
（０発明の詳細
な説明した如く、本発明によれば従来回路より加算器が
省略されたので回路が小形化され、省電力化、低コスト
化がほからｎる。またユニポーラ出力と同時にバイポー
ラ符号の正符号及び負符号の夫々の成分のユニポーラを
同時に出刃出来る利点を有する。
省略されたので回路が小形化され、省電力化、低コスト
化がほからｎる。またユニポーラ出力と同時にバイポー
ラ符号の正符号及び負符号の夫々の成分のユニポーラを
同時に出刃出来る利点を有する。
第１図ぼ従来例のＢ／ｕ変換回路、第２図にバイポーラ
、ユニポーラの波形、第３図は本発明の実施例を示す。 図中１は変成器、２，３は第１及び第２ダイオード、４
，５は第１及び第２差動増幅器、６に加算器、７．８に
入力端子、９は第２差動増幅器の負荷、１０は第１及び
第２差動増幅器の共通の負荷、１１は第１差動増幅器の
負荷、１２．１３は基準電圧、１４．１５は定゛成流源
を示す。
、ユニポーラの波形、第３図は本発明の実施例を示す。 図中１は変成器、２，３は第１及び第２ダイオード、４
，５は第１及び第２差動増幅器、６に加算器、７．８に
入力端子、９は第２差動増幅器の負荷、１０は第１及び
第２差動増幅器の共通の負荷、１１は第１差動増幅器の
負荷、１２．１３は基準電圧、１４．１５は定゛成流源
を示す。
Claims (1)
- 【特許請求の範囲】 第１トランジスタ＆１１４７１！ｙｒｆｆとバイポーラ
信号の正側符号が大力したとき動作する第２トランジス
タを有する第１差動増幅器及び、第３トラ／ジスタと該
バイポーラ信号の負側符号が入力したとき第４トランジ
スタを有する第２差動増幅器を有するパイボーラメユニ
ポーラ変換回路におい玉該第２トランジスタ、第４トラ
ンジスタのコレタと該接続点との間に負荷を接続し、該
接続点における電位を出力することを特徴とするバイポ
ーラ／ ｌユニポーラ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22450482A JPS59122018A (ja) | 1982-12-21 | 1982-12-21 | バイポ−ラ／ユニポ−ラ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22450482A JPS59122018A (ja) | 1982-12-21 | 1982-12-21 | バイポ−ラ／ユニポ−ラ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59122018A true JPS59122018A (ja) | 1984-07-14 |
Family
ID=16814828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22450482A Pending JPS59122018A (ja) | 1982-12-21 | 1982-12-21 | バイポ−ラ／ユニポ−ラ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59122018A (ja) |
-
1982
- 1982-12-21 JP JP22450482A patent/JPS59122018A/ja active Pending
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