JPS6029008A - パルス増幅回路 - Google Patents
パルス増幅回路Info
- Publication number
- JPS6029008A JPS6029008A JP58051329A JP5132983A JPS6029008A JP S6029008 A JPS6029008 A JP S6029008A JP 58051329 A JP58051329 A JP 58051329A JP 5132983 A JP5132983 A JP 5132983A JP S6029008 A JPS6029008 A JP S6029008A
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- Japan
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- terminal
- transistor
- circuit
- turned
- power supply
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- Pending
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はパルス増幅回路に関し、特にオーディオ了ン
ブ等に好適なパルス増幅回路に関するものである。
ブ等に好適なパルス増幅回路に関するものである。
従来、この種の装置として第１図に示すものがあった。
図において入力端子１はトランジスタＱ、ａ及びＱｔｂ
のベース１ユ接続されｓＱ、ａ−Ｑｌｂのエミッタどお
しが接続されてエミッタ抵抗〜を通じて了−スに落とさ
れる。トランジスタＱＡのコレクタは抵抗ｌｃを通じて
正電源子Ｂに接続されるとともにトランジスタＱｓ、Ｑ
＃のべ−ｘ Ｃ接ａ サれる。仁のトランジスタＱ、ａ
ノコレクタは正電源＋Ｂに、Ｑｔｂのコレクｆｉｔｔ−
１正１Ｍ源十Ｂ−△にそれぞれ接続される。トランジス
’ Ｑ！ａＩＱ ｔｂのエミッタとおしは接続されてト
ランジスタＱ ４ａＩ Ｑ ４ｂのベースに接続される
。トランジスタＱ４ＪＬのコレクタは正譬源十Ｂｌ：、
ＱＪ）のコレクタは正電源子Ｂ−Δにそれぞれ接続され
る。トランジスタＱ４ａ−Ｑ４ｂのエミッタどおしは接
続されてＰ−ｃｈＦＥＴＱ・のゲートに接続される。ま
たＦＢＴＱｓのソースは正電源子Ｂに、ト°レインは出
力端子２に接続される。またＦＥＴＱ６のソース、ト０
レイシ間にダイオードＤ１が接続されてｂる。
のベース１ユ接続されｓＱ、ａ−Ｑｌｂのエミッタどお
しが接続されてエミッタ抵抗〜を通じて了−スに落とさ
れる。トランジスタＱＡのコレクタは抵抗ｌｃを通じて
正電源子Ｂに接続されるとともにトランジスタＱｓ、Ｑ
＃のべ−ｘ Ｃ接ａ サれる。仁のトランジスタＱ、ａ
ノコレクタは正電源＋Ｂに、Ｑｔｂのコレクｆｉｔｔ−
１正１Ｍ源十Ｂ−△にそれぞれ接続される。トランジス
’ Ｑ！ａＩＱ ｔｂのエミッタとおしは接続されてト
ランジスタＱ ４ａＩ Ｑ ４ｂのベースに接続される
。トランジスタＱ４ＪＬのコレクタは正譬源十Ｂｌ：、
ＱＪ）のコレクタは正電源子Ｂ−Δにそれぞれ接続され
る。トランジスタＱ４ａ−Ｑ４ｂのエミッタどおしは接
続されてＰ−ｃｈＦＥＴＱ・のゲートに接続される。ま
たＦＢＴＱｓのソースは正電源子Ｂに、ト°レインは出
力端子２に接続される。またＦＥＴＱ６のソース、ト０
レイシ間にダイオードＤ１が接続されてｂる。
また−側は＋側とは対称になっているほかは＋側と１司
様の接続となってｂる。
様の接続となってｂる。
かかる上記の構成において動作につｂて説明する。第１
図における各部の波形を示したのが第２図である。入力
端子１に（至）のようなパルス波形が入力されたとする
とＰ−ｃｈＦＥＴＱｓのゲート入力（Ｂ）には電圧子Ｂ
と十Ｂ−△のありだで振れる入力パルス（４）とは逆相
のパルス波形が得られる。同様にＮ−ｃ ｈ Ｆ ＥＴ
Ｑ ？のゲート入力（Ｏには（Ｂ）と同相の波形が得ら
れる。そして出力段は両−ＦＥＴ Ｑａ、Ｑ ｔともコ
モン、ソースの構成になっているので、結局出力端子２
には土Ｂの間で振れる［Ｆ］）のようなパルス波形が得
られる。
図における各部の波形を示したのが第２図である。入力
端子１に（至）のようなパルス波形が入力されたとする
とＰ−ｃｈＦＥＴＱｓのゲート入力（Ｂ）には電圧子Ｂ
と十Ｂ−△のありだで振れる入力パルス（４）とは逆相
のパルス波形が得られる。同様にＮ−ｃ ｈ Ｆ ＥＴ
Ｑ ？のゲート入力（Ｏには（Ｂ）と同相の波形が得ら
れる。そして出力段は両−ＦＥＴ Ｑａ、Ｑ ｔともコ
モン、ソースの構成になっているので、結局出力端子２
には土Ｂの間で振れる［Ｆ］）のようなパルス波形が得
られる。
なお、ダイオードＤ、、Ｄ、は出力端子２に訪導性負荷
が接続された場合の逆起電流の吸収用である。
が接続された場合の逆起電流の吸収用である。
従来のパルス増幅回路は以上のように、出力段のＦＥＴ
の電極間容量全駆動するために複雑なドライブ回路が必
要であり、さらにこのドライブ回路用の電源も備えなけ
ればならなかった。
の電極間容量全駆動するために複雑なドライブ回路が必
要であり、さらにこのドライブ回路用の電源も備えなけ
ればならなかった。
このためドライブ回路、電源回路等が複雑でかつ高価に
なってしまうという欠点があった。
なってしまうという欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ために成されたもので、ドライブ回路にドライブトラン
スを用−る事によ）回路が簡単で安価なパルス増幅回路
を提供することを目的としてｂる。
ために成されたもので、ドライブ回路にドライブトラン
スを用−る事によ）回路が簡単で安価なパルス増幅回路
を提供することを目的としてｂる。
以下、この発明の一実施例全図に基づ込て説明する。第
３図におりて入力端子１はトランジスタＱａａのベース
に接続されておシまた反転回路３を通ってトランジスタ
Ｑａｂのベースに接続されている。
３図におりて入力端子１はトランジスタＱａａのベース
に接続されておシまた反転回路３を通ってトランジスタ
Ｑａｂのベースに接続されている。
両トランジスタＱａａＱｉｂのエミッタは接続されエミ
ッタ抵抗ＲＥ ｆ：通して了−スζ二落とされてｂる。
ッタ抵抗ＲＥ ｆ：通して了−スζ二落とされてｂる。
トランジスタＱＢａのコレクタはト°ライブトランスＴ
０の１次側巻線の端子（イ）に接続されておりトランジ
スタＱａｂのコレクタはトランスＴＩの１次側巻線の端
子０うに接続されてｂる、また、トランスＴＩの端子（
→（１次側中点タップ）は電源＋Ｖに接続される。
０の１次側巻線の端子（イ）に接続されておりトランジ
スタＱａｂのコレクタはトランスＴＩの１次側巻線の端
子０うに接続されてｂる、また、トランスＴＩの端子（
→（１次側中点タップ）は電源＋Ｖに接続される。
またドライブトランスＴＩの第１の２次側巻線端子に）
は正ｗｍ十Ｂに、端子（＠ ＃−ｔＰ−ｃ ｈ ＦＥＴ
Ｑ６のゲートに接続され第２の２次側巻線端子（へ）は
Ｎ−ｃｈＦＥＴＱｙのゲートに、端子（ト）は負電源−
Ｂにそれぞれ接続される。またｐ’ＥＴＱｓのソースは
電源子Ｂにドレインは出力端子２に接続される。Ｑ６の
ソース、ドレイン間にはダイオ−ｒｌ）１が接続される
。
は正ｗｍ十Ｂに、端子（＠ ＃−ｔＰ−ｃ ｈ ＦＥＴ
Ｑ６のゲートに接続され第２の２次側巻線端子（へ）は
Ｎ−ｃｈＦＥＴＱｙのゲートに、端子（ト）は負電源−
Ｂにそれぞれ接続される。またｐ’ＥＴＱｓのソースは
電源子Ｂにドレインは出力端子２に接続される。Ｑ６の
ソース、ドレイン間にはダイオ−ｒｌ）１が接続される
。
また、−側も＋側と同様にＮ−ｃｈＦＥＴＱｔのドレイ
ンは出力端子２にソースは負電源−Ｂに接続される。ま
たＦＥＴＱｔ のソースドレイン間にはダイオードＤ、
が接続される、 次にこの発明の動作につｂて説明する。
ンは出力端子２にソースは負電源−Ｂに接続される。ま
たＦＥＴＱｔ のソースドレイン間にはダイオードＤ、
が接続される、 次にこの発明の動作につｂて説明する。
まず、入力端子１に正の電圧が入力された場合を考える
。その時トランジスタＱａａはオン。
。その時トランジスタＱａａはオン。
Ｑｓｌ）はオフとなる。
従ってトランスＴ、の１次側には電源＋ｙｃよって端子
（→から端子（イ）にかけて電流が流される。このため
２次側において第１の２次側端子（ホ）は端子（→よ、
し低電位となシ、また第２の２次側端子（へ）は端子（
ト）よシ低軍位となり、 ＦＥＴＱ ｓがオン、 ＦＥ
ＴＱ ７がオフとなる。この時は出力端子２ぽ：はＦＥ
ＴＱｓを通って十Ｂが出力される。
（→から端子（イ）にかけて電流が流される。このため
２次側において第１の２次側端子（ホ）は端子（→よ、
し低電位となシ、また第２の２次側端子（へ）は端子（
ト）よシ低軍位となり、 ＦＥＴＱ ｓがオン、 ＦＥ
ＴＱ ７がオフとなる。この時は出力端子２ぽ：はＦＥ
ＴＱｓを通って十Ｂが出力される。
次に入力端子１に負の電圧が入力された場合を考える。
その時トランジスタＱｓ＆はオフ。
Ｑ山はオンとなる。従ってトランスＴ、の一次側には電
源子Ｖによって端子（ロ）から端子（／）にかけて電流
が流される。このため二次側にお込て端子（４）は端子
に）よシ高電位となシ、端子（へ）は端子（ト）よシ高
雷位となルＦＥＴＱａ がオフ、ＦＥＴＱフがオンとな
る。この時出力端子２にはＦＥＴＱ、を通って−Ｂが出
力される。以上の動作における入力■、 ＦＥＴＱ ａ
及びＱマのゲート入力（Ｂ’） 。
源子Ｖによって端子（ロ）から端子（／）にかけて電流
が流される。このため二次側にお込て端子（４）は端子
に）よシ高電位となシ、端子（へ）は端子（ト）よシ高
雷位となルＦＥＴＱａ がオフ、ＦＥＴＱフがオンとな
る。この時出力端子２にはＦＥＴＱ、を通って−Ｂが出
力される。以上の動作における入力■、 ＦＥＴＱ ａ
及びＱマのゲート入力（Ｂ’） 。
（Ｃ１）及び出力０の電圧波形分館４白に示すｔ、また
第３図におけるダイオ−）’Ｄ、Ｄ、、は従来回路第１
図におけるダイオードと同じ働きをする。
第３図におけるダイオ−）’Ｄ、Ｄ、、は従来回路第１
図におけるダイオードと同じ働きをする。
また、上舵実施例におりてトランジスタＱａ＆＝Ｑｓｂ
のエミッタ抵抗Ｒ，を抵抗ＲＥ とコンデ！ ｙすｃＥの並列回路と、抵抗ＲＥ との直列にお■ きかえたものが第５図である。この構成によると、スイ
ッチングの瞬間には出力段のＦＥＴのゲ−トに大電流を
供給することができるため、電極間容量を容易にドライ
ブすることができる。
のエミッタ抵抗Ｒ，を抵抗ＲＥ とコンデ！ ｙすｃＥの並列回路と、抵抗ＲＥ との直列にお■ きかえたものが第５図である。この構成によると、スイ
ッチングの瞬間には出力段のＦＥＴのゲ−トに大電流を
供給することができるため、電極間容量を容易にドライ
ブすることができる。
また第６図のようにＦＥＴＱａ−Ｑ丁のゲート、ソース
間にダイオードＤ！Ｄ４ｔ−接紐する事によシＦＥＴの
逆バイアスを約０．６ Ｖ程度におさえる事ができる。
間にダイオードＤ！Ｄ４ｔ−接紐する事によシＦＥＴの
逆バイアスを約０．６ Ｖ程度におさえる事ができる。
また第７図のようにＦ’ＥＩ：ＴＱ ｅのゲートに直列
に、ダイオード”Ｄｓｌ抵抗ＲＧ、＋の並列回路を挿入
する事１−よｊ） ＦＥＴＱ ａのゲート電流をオンか
らオフに移る時はダイオードＤｓ＆通じて速く流し、オ
フからオンに移る時は抵抗Ｒａｘ’ｆｒ通してゆつ〈シ
流す事ができる。負ｌｉ！ｌの分の同様にする事により
ＦＥＴＱ ｓ−Ｑ ｔが同時にオンし、クロス力Ｌ／ン
トが流れるという状態を防止できる。
に、ダイオード”Ｄｓｌ抵抗ＲＧ、＋の並列回路を挿入
する事１−よｊ） ＦＥＴＱ ａのゲート電流をオンか
らオフに移る時はダイオードＤｓ＆通じて速く流し、オ
フからオンに移る時は抵抗Ｒａｘ’ｆｒ通してゆつ〈シ
流す事ができる。負ｌｉ！ｌの分の同様にする事により
ＦＥＴＱ ｓ−Ｑ ｔが同時にオンし、クロス力Ｌ／ン
トが流れるという状態を防止できる。
以上のようにこの発明によればパルス増幅回路のドう１
゛ブ回路をトランスを用すて構成したのでト°ライブ回
路のトランジスタおよび電、源回路が減少し回路が簡略
化できる。またトランスＴ１の一次側端子（ロ）こつ寿
がれる電源子Ｖはパルス増幅回路の前に接続される部分
の電源と共用する事もでき、回路を簡略化かつ低コスト
化できる。
゛ブ回路をトランスを用すて構成したのでト°ライブ回
路のトランジスタおよび電、源回路が減少し回路が簡略
化できる。またトランスＴ１の一次側端子（ロ）こつ寿
がれる電源子Ｖはパルス増幅回路の前に接続される部分
の電源と共用する事もでき、回路を簡略化かつ低コスト
化できる。
第１図は従来のパルス増幅回路を示す図、第２因は第１
図回路の各部の波形例管示す図、第３図はとの発−の一
実施例によるノくルス増幅回路を示す図、第４図は第３
図回路の各部の波形例を示す図、第５し１．第６図はこ
の発明の他の実施ｆｉｉを示す図である。 １・・・・・・入力端子 ２・・・・・・出力端子 Ｑ １ｍ ｓ Ｑ ｓｂ・・・・・・トランジスタＱｅ
、Ｑｙ・・・・・・・・・ＦＥＴ Ｄ、〜Ｄ６・・・・・・・・・ダイオード３・・・・・
・・・・反転回路 Ｔ１・・・・・・トランス 特許出願人 パイオニ了株式会社 第１図 第２図 第３図 すＶ 第５図 第６図 第７図 シ 手続補正書（１釦 ７日 昭和５８年 特 許 願第５１３２９号２、発明の名称 ノベルス増ＩＩ偏回路 ３、補正をする者 事件どの関係 特許出願人 住所 〒１５３ 東京都目黒区目黒１丁目４番１号名称
（５０１）７ペイオニア４朱式会ｒＬ規５ ぢ・９） 豐 １、特許請求の範囲を下記のとおり補正します。 「 ドライブ用トランスの１次側巻線の一端に第１のト
ランジスタのコレクタを接続し、他端を１１１の第２の
トランジスタのコレクタに接続し、中点を電源に１１し
、前記第１及び第２のトランジスタのエミッタどおしを
接続して任意のインピーダンスを通して接地し、第１の
トランジスタのベースに入力パルスを印加し、第２のト
ランジスタのベースには前記入力パルスを反転した信号
を印加し、ドライブ用トランスの２次側巻線出力によっ
て出力段素子を駆動するようにしたことを特徴とするパ
ルス増幅回路。」 ２、明４１１１山の７ペ一ジ１２行 ［１，負側の分の９．」を 「０．負側の方も６．」に補正しま１゜以−［ 手続補正書（方式） ２、発明の名称 パルス増幅回路 ３、補正をする者 事件との関係 特許出願人 〒１５３ 東京都目黒区目黒１丁目４番１号（５０１）
ノ（イオニア４朱式会社 昭和５９年 ８月２８日 発送 別紙のとおり １、明細書の８ペ一ジ４行乃至９行 「第１図１９０図である。」を下記のとおり補正します
。 「 第１図は従来のパルス増幅回路を示す図、第２図は
第１図回路の各部の波形例を示す図、第３図はこの発明
の一実施例によるパルス増幅回路を示す図、第４図は第
３図回路の各部の波形例を示す図、第５図、第６図、第
７図はぞれぞれこの発明の他の実施例を示す図である。 」 以上
図回路の各部の波形例管示す図、第３図はとの発−の一
実施例によるノくルス増幅回路を示す図、第４図は第３
図回路の各部の波形例を示す図、第５し１．第６図はこ
の発明の他の実施ｆｉｉを示す図である。 １・・・・・・入力端子 ２・・・・・・出力端子 Ｑ １ｍ ｓ Ｑ ｓｂ・・・・・・トランジスタＱｅ
、Ｑｙ・・・・・・・・・ＦＥＴ Ｄ、〜Ｄ６・・・・・・・・・ダイオード３・・・・・
・・・・反転回路 Ｔ１・・・・・・トランス 特許出願人 パイオニ了株式会社 第１図 第２図 第３図 すＶ 第５図 第６図 第７図 シ 手続補正書（１釦 ７日 昭和５８年 特 許 願第５１３２９号２、発明の名称 ノベルス増ＩＩ偏回路 ３、補正をする者 事件どの関係 特許出願人 住所 〒１５３ 東京都目黒区目黒１丁目４番１号名称
（５０１）７ペイオニア４朱式会ｒＬ規５ ぢ・９） 豐 １、特許請求の範囲を下記のとおり補正します。 「 ドライブ用トランスの１次側巻線の一端に第１のト
ランジスタのコレクタを接続し、他端を１１１の第２の
トランジスタのコレクタに接続し、中点を電源に１１し
、前記第１及び第２のトランジスタのエミッタどおしを
接続して任意のインピーダンスを通して接地し、第１の
トランジスタのベースに入力パルスを印加し、第２のト
ランジスタのベースには前記入力パルスを反転した信号
を印加し、ドライブ用トランスの２次側巻線出力によっ
て出力段素子を駆動するようにしたことを特徴とするパ
ルス増幅回路。」 ２、明４１１１山の７ペ一ジ１２行 ［１，負側の分の９．」を 「０．負側の方も６．」に補正しま１゜以−［ 手続補正書（方式） ２、発明の名称 パルス増幅回路 ３、補正をする者 事件との関係 特許出願人 〒１５３ 東京都目黒区目黒１丁目４番１号（５０１）
ノ（イオニア４朱式会社 昭和５９年 ８月２８日 発送 別紙のとおり １、明細書の８ペ一ジ４行乃至９行 「第１図１９０図である。」を下記のとおり補正します
。 「 第１図は従来のパルス増幅回路を示す図、第２図は
第１図回路の各部の波形例を示す図、第３図はこの発明
の一実施例によるパルス増幅回路を示す図、第４図は第
３図回路の各部の波形例を示す図、第５図、第６図、第
７図はぞれぞれこの発明の他の実施例を示す図である。 」 以上
Claims (1)
- ドライブ用トランスの１次側巻線の一端に一４Ｗ型のツ
１のトランジスタのコレクタを接続し、他端を逆導電型
の第２のトランジスタのコレクタに接続し、中点を電源
にし、前記第１及び第２のトランジスタのエミッタどお
しを接続して任意のインピーダンスを通して接地し、第
２のトランジスタのベースに入力パルスを印加し％第２
のトランジスタのベースには前記入力パルスを反転した
信号を印加し、ドライブ用トうンスの２次側巻線出力に
よって出力段素子を駆動するようにしたことを特徴とす
るパルス増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051329A JPS6029008A (ja) | 1983-03-26 | 1983-03-26 | パルス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051329A JPS6029008A (ja) | 1983-03-26 | 1983-03-26 | パルス増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029008A true JPS6029008A (ja) | 1985-02-14 |
Family
ID=12883878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051329A Pending JPS6029008A (ja) | 1983-03-26 | 1983-03-26 | パルス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029008A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192450A (ja) * | 1988-01-26 | 1989-08-02 | Nippon Steel Corp | 金属薄帯連続鋳造機用冷却ドラム |
| JPH02104409A (ja) * | 1988-08-17 | 1990-04-17 | Eduard Kuesters Mas Fab Gmbh & Co Kg | 撓み制御可能なロール |
| JPH0991987A (ja) * | 1995-09-27 | 1997-04-04 | Nec Corp | サンプルホールド回路 |
-
1983
- 1983-03-26 JP JP58051329A patent/JPS6029008A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192450A (ja) * | 1988-01-26 | 1989-08-02 | Nippon Steel Corp | 金属薄帯連続鋳造機用冷却ドラム |
| JPH02104409A (ja) * | 1988-08-17 | 1990-04-17 | Eduard Kuesters Mas Fab Gmbh & Co Kg | 撓み制御可能なロール |
| JPH0991987A (ja) * | 1995-09-27 | 1997-04-04 | Nec Corp | サンプルホールド回路 |
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