JPS59121943U - ロジツクレベル設定回路 - Google Patents

ロジツクレベル設定回路

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Publication number
JPS59121943U
JPS59121943U JP1489583U JP1489583U JPS59121943U JP S59121943 U JPS59121943 U JP S59121943U JP 1489583 U JP1489583 U JP 1489583U JP 1489583 U JP1489583 U JP 1489583U JP S59121943 U JPS59121943 U JP S59121943U
Authority
JP
Japan
Prior art keywords
logic
circuit
logic level
level setting
setting circuit
Prior art date
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Pending
Application number
JP1489583U
Other languages
English (en)
Inventor
吉利　誠
豊 西野
鶴崎　正幸
尚志 山田
Original Assignee
日本電信電話株式会社
株式会社東芝
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来におけるロジックレベル設定回路を示す回
路構成図、第２図および第３図は同回路の信号波形図、
第４図は本考案の一実施例におけるロジックレベル設定
回路を示す回路構成図である。 １．２・・・ノンスレッシュホールド（ＮＴＬ）回路、
３・・・インテグレーテッドインジエタションロジック
（Ｉ２Ｌ）回路、４・・印シックレベル設定回路、４１
・・・差動増幅器、４２・・・出力回路。

Claims (2)

    【実用新案登録請求の範囲】
  1. （１）互いに縦続接続される第１および第２のロジック
    回路間に挿入され、第１のロジック回路の出力信号レベ
    ルを第２のロジック回路で使用するロジックレベルに変
    換するロジックレベル設定回路において、一方の差動入
    力端に前記第１のロジック回路の出力信号を導入する差
    動増幅器と、前記第１のロジック回路と同一構成をなし
    前記差動増幅器の他方の差動入力端に基準ロジックレベ
    ルを与える出力回路とを具備したことを特徴とするロジ
    ックレベル設定回路。
  2. （２）第２のロジック回路をインチグレイテッドインジ
    ェクションロジック回路から構成したことを特徴とする
    実用新案登録請求の範囲第１項記載のロジックレベル設
    定回路。
JP1489583U 1983-02-03 1983-02-03 ロジツクレベル設定回路 Pending JPS59121943U (ja)

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JP1489583U JPS59121943U (ja) 1983-02-03 1983-02-03 ロジツクレベル設定回路

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JP1489583U JPS59121943U (ja) 1983-02-03 1983-02-03 ロジツクレベル設定回路

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Publication Number Publication Date
JPS59121943U true JPS59121943U (ja) 1984-08-16

Family

ID=30146236

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1489583U Pending JPS59121943U (ja) 1983-02-03 1983-02-03 ロジツクレベル設定回路

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4322377Y1 (ja) * 1964-06-12 1968-09-19

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4322377Y1 (ja) * 1964-06-12 1968-09-19

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