JPS58147317U - 利得制御回路 - Google Patents

利得制御回路

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Publication number
JPS58147317U
JPS58147317U JP4305582U JP4305582U JPS58147317U JP S58147317 U JPS58147317 U JP S58147317U JP 4305582 U JP4305582 U JP 4305582U JP 4305582 U JP4305582 U JP 4305582U JP S58147317 U JPS58147317 U JP S58147317U
Authority
JP
Japan
Prior art keywords
common
transistor
transistors
base
gain control
Prior art date
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Pending
Application number
JP4305582U
Other languages
English (en)
Inventor
正和 山田
Original Assignee
株式会社東芝
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Publication date
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Pending legal-status Critical Current

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  • Control Of Amplification And Gain Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図、第２図は従来の利得制御回路を示す回路図、第
３図は本考案の利得制御回路を示す回路図、第４図は第
３図の回路の利得変化特性を示す特性図である。 ？、８．９，１０，１７．１８・・・トランジスタ、１
１．１９．２０・・・抵抗、１３・・・出力端子、１４
゜１５・・・固定バイアス端子、２２・・・入力端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１の差動対をなす第１、第２トランジスタの共通エミ
    ッタ側を第５トランジスタのコレクタに接続し、第２の
    差動対をなす第３第４トランジスタの共通エミッタ側を
    第６トランジスタのコレクタに接続し、各第５．６トラ
    ンジスタはベースを共通に接続してこの共通ベースより
    入力信号を取り込むようにする接続手段と、前記第１、
    第２の差動対は第１トランジスタのベースに第１の固定
    バイアスが印加され、第４トランジスタのベース°゛　
    に第２の固定バイアスが印加され、第２．３トランジス
    タの共通ベースに可変バイアスが印加されるようにする
    接続単段と、前記各差動対の第１、第４又は第２、第３
    トランジスタをコレクタ共通接続して出力を取り出すよ
    うにする接続手段とを具備したことを特徴とする利得制
    御回路。
JP4305582U 1982-03-29 1982-03-29 利得制御回路 Pending JPS58147317U (ja)

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JP4305582U JPS58147317U (ja) 1982-03-29 1982-03-29 利得制御回路

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JPS58147317U true JPS58147317U (ja) 1983-10-04

Family

ID=30054152

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JP4305582U Pending JPS58147317U (ja) 1982-03-29 1982-03-29 利得制御回路

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