JPS59117318A - 半導体スイツチング回路 - Google Patents
半導体スイツチング回路Info
- Publication number
- JPS59117318A JPS59117318A JP22618482A JP22618482A JPS59117318A JP S59117318 A JPS59117318 A JP S59117318A JP 22618482 A JP22618482 A JP 22618482A JP 22618482 A JP22618482 A JP 22618482A JP S59117318 A JPS59117318 A JP S59117318A
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- JP
- Japan
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- channel
- gate
- charge
- switch
- turned
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
Landscapes
- Analogue/Digital Conversion (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭ ＯＥｌ Ｆ Ｅ Ｔスイッチング回路、特
にＡ／Ｄ、Ｄ／Ａ変換器及びＳＯＦ’（スイノチド・キ
ャパシタ・フィルタ）等におけるスイッチング回路に関
するものである。
にＡ／Ｄ、Ｄ／Ａ変換器及びＳＯＦ’（スイノチド・キ
ャパシタ・フィルタ）等におけるスイッチング回路に関
するものである。
スイッチＭＯ８ＦＥＴやトランスファＭ０８ＦＥＴ−ｉ
バルヌ信号（ゲート信号）で駆動する場合、ゲートオー
バラップ容量が存在するので、それ全通して信号通路へ
のゲート信号のもれが問題となる。このいわゆるフィー
ドヌル現象は応用回路において柚々特性上の問題を惹起
する。これに関して第１図の如き補償用ＭＯ８ＦＫＴＴ
２ ’ｉ用いる方法が考えら′７″１．ｆＣ０これは、
スイッチＭＯ８ＦＥＴＴ、のゲートに加わる立ち上り立
下りパルスにより出力点ｖｏに誘起される電荷を補償用
ＭＯＢＦＥＴＴ２のゲートに加わる逆相パルスにより誘
起される電荷をもって相殺せんとするものである。
バルヌ信号（ゲート信号）で駆動する場合、ゲートオー
バラップ容量が存在するので、それ全通して信号通路へ
のゲート信号のもれが問題となる。このいわゆるフィー
ドヌル現象は応用回路において柚々特性上の問題を惹起
する。これに関して第１図の如き補償用ＭＯ８ＦＫＴＴ
２ ’ｉ用いる方法が考えら′７″１．ｆＣ０これは、
スイッチＭＯ８ＦＥＴＴ、のゲートに加わる立ち上り立
下りパルスにより出力点ｖｏに誘起される電荷を補償用
ＭＯＢＦＥＴＴ２のゲートに加わる逆相パルスにより誘
起される電荷をもって相殺せんとするものである。
しかしながら、本発明者が検討したところによると、か
かる方法においても上記フィードヌルの問題ケ完全に除
去することができ力いことがわかった。す々わち、かか
る方法はゲートオーバランプ容量によるフィードヌルの
みにＳｒ目したものであり、本発明者が検討したところ
によると、ＭＯＳＦＥＴのチャネル内電荷によシフイー
ドスル・チャージに生ずることが上記従来Ｆ！／ｊｌの
補償効果を不完全にしていることがわｔ・った。以上の
認降のもとに本発明者は全く新しい構成によるフィード
スル対策を案出するにいたった。
かる方法においても上記フィードヌルの問題ケ完全に除
去することができ力いことがわかった。す々わち、かか
る方法はゲートオーバランプ容量によるフィードヌルの
みにＳｒ目したものであり、本発明者が検討したところ
によると、ＭＯＳＦＥＴのチャネル内電荷によシフイー
ドスル・チャージに生ずることが上記従来Ｆ！／ｊｌの
補償効果を不完全にしていることがわｔ・った。以上の
認降のもとに本発明者は全く新しい構成によるフィード
スル対策を案出するにいたった。
従って、本発明の１つの目的はチャネル内電荷によりフ
ィードスル？排除したヌイノチ手段ケ提供することにあ
る。
ィードスル？排除したヌイノチ手段ケ提供することにあ
る。
本発明の１つの目的は各種のフィードヌルの影＠會完全
に排除したスイッチ手段？提供することにある。
に排除したスイッチ手段？提供することにある。
本発明の１つの目的は相補型ＭＯ８集積回路に適したＭ
Ｏ８ＦＦｉＴヌイソチ手段を提供することにある。
Ｏ８ＦＦｉＴヌイソチ手段を提供することにある。
本発明の１つの目的は半導体集積回路による高精度のＳ
ＯＦ’ｉ提供することにある。
ＯＦ’ｉ提供することにある。
本発明の１つの目的は半導体集積回路による高精度のサ
ンプルホールド回路ケ提供することにある。
ンプルホールド回路ケ提供することにある。
本発明の１つの目的は半導体集積回路による高精度のＡ
／Ｄ、Ｄ／Ａ変換器ケ提供することにある。
／Ｄ、Ｄ／Ａ変換器ケ提供することにある。
旬下本発明ケ実施列に従って貌明する。
第２図は本発明の一実飽例ＩにかかわるＭＯＳ ）ラン
スファゲート回路の回路図である。同図において、トラ
ンヌファゲートＭＱ８ＦＫＴ（スイッチＭＯ８ＦＫＴ
）’ｒｔは、特に制限されないがＮチャンネル型とされ
、補償用ＭＯ８ＦＥＴＴ２はＰチャンネル型とさ九てい
る。スイッチＭＯ８ＦＥＴＴＩの第１電極日−は入力端
子■１に結合され、第２電極り、は出力端子ｖＯに結合
さｎｌ ケートＷｉ’ｔｉ （） ＋ ＋は制御端子φ
に結合されている。補ｐ用Ｍｏ５ＦＥＴＴｔ （７）第
１’ｌ！ｗ！ｓ２及Ｕ第２電極Ｔ）２は例オばアルミニ
ウム配線からなるような配線層によって共通接続されか
つ出力端子ｖｏに結合され、ゲート電極Ｇ２１はインバ
ータロ１？Ｉｌ−介して制御端子φに結合さハている。
スファゲート回路の回路図である。同図において、トラ
ンヌファゲートＭＱ８ＦＫＴ（スイッチＭＯ８ＦＫＴ
）’ｒｔは、特に制限されないがＮチャンネル型とされ
、補償用ＭＯ８ＦＥＴＴ２はＰチャンネル型とさ九てい
る。スイッチＭＯ８ＦＥＴＴＩの第１電極日−は入力端
子■１に結合され、第２電極り、は出力端子ｖＯに結合
さｎｌ ケートＷｉ’ｔｉ （） ＋ ＋は制御端子φ
に結合されている。補ｐ用Ｍｏ５ＦＥＴＴｔ （７）第
１’ｌ！ｗ！ｓ２及Ｕ第２電極Ｔ）２は例オばアルミニ
ウム配線からなるような配線層によって共通接続されか
つ出力端子ｖｏに結合され、ゲート電極Ｇ２１はインバ
ータロ１？Ｉｌ−介して制御端子φに結合さハている。
これらの回路素子及びインバータは、公知のＣＭＯ８集
積回路技術によって１つの半導体基板上に形成される。
積回路技術によって１つの半導体基板上に形成される。
スイッチＭ、０８ＦＦｉＴＴ、の図示しない基体ゲート
は、回路の負電源電圧端子のような最低電位点に結合さ
れ、補償用ＭＯ８ＦＥＴＴ、の同様な図示しない基板ゲ
ートは回路の正電源電圧端子のような最高電位点に結合
される。
は、回路の負電源電圧端子のような最低電位点に結合さ
れ、補償用ＭＯ８ＦＥＴＴ、の同様な図示しない基板ゲ
ートは回路の正電源電圧端子のような最高電位点に結合
される。
なお、同図回路において、スイッチＭＯ５ＦＫＴＴ、の
電極Ｓ、とり、はそれらの間に加えらｎる電、王権性に
応してソース電極及びドレイン電極のいずれとしてでも
作用するが、以下の訝明では、便宜上、電極Ｓ、會ソソ
ーと称し、電極り、ｔドレインと称することとする。
電極Ｓ、とり、はそれらの間に加えらｎる電、王権性に
応してソース電極及びドレイン電極のいずれとしてでも
作用するが、以下の訝明では、便宜上、電極Ｓ、會ソソ
ーと称し、電極り、ｔドレインと称することとする。
同図の制御端子φにはスイッチ制御信号が加えらｊ、る
。スイッチＭ０８ＦＫＴＴ、は、スイッチ制御信号のハ
イレベルによってオンと序す、ロウレベルによってオフ
とガる。入力信号は、スイッチＭＯ８ＦＥＴＴ、がオン
と力ることによってこのＭＯ８ＦＥＴＴＩ ｋ弁して容
量０．に供給される。スイッチＭＯ８Ｆ］１ｉＴＴ、が
オフにされたときの出力端子Ｖｏのレベルは、容部″Ｃ
Ｉによって保持はれる。同図において、スイッチＭＯ８
ＦＥＴＴ、がオンのときに、そのチャネルに保持されて
（八たチャージは、このスイッチＭＯ８ＦＦｉＴＴ、が
オンからオフになる時、すなわちチャネルが無くなる時
フィードヌル上止ずるチャージとして、その１部がドレ
イン側（出力ｖｏ側）に転送さｎる。補償用ＦＦ１ＴＴ
２はスイッチＭＯ５ＦＦｉＴＴ１と同時にオンからオフ
になる。そのため補償用ＭＯ８ＦＥＴＴ２のチャネルに
保持さねていたチャージは、そのソース・ドレインに転
送される。この場合、スイッチＭＯ８ＦＢＴＴ、がＮチ
ャンネル型にされていることによって、そｉ妃おけるチ
ャンネルに保持されていたチャージは電子からなる。コ
ｊ、にｉｊｔ、テ補償用ＭＯ８ＦＦ！ＴＴ２０チャンネ
ルに保持さねていｆｃチャージは正孔からなる。従って
、スイッチＭＯ８ＦＫＴＴ、がオフにさｎるときにその
チャンネルから容量Ｃ１に与えらｎるチャージ軍流と、
補償用ＭＯＥｌ ＦＦＴＴ２がオフになるときにそのチ
ャンネルから容量Ｃ−に与えらｆるチャージ電流は、そ
の方向が逆になる。その結果上記補償用ＦＢＴ’（（適
当な特性にすることによって、上記反対導電型のＦＥＴ
Ｔ１．Ｔ２ より生じた反対導電型のチャージにより、
ゲートチャネル間容量によるフィードスルチャージその
ものヲを、全に相殺することができる。
。スイッチＭ０８ＦＫＴＴ、は、スイッチ制御信号のハ
イレベルによってオンと序す、ロウレベルによってオフ
とガる。入力信号は、スイッチＭＯ８ＦＥＴＴ、がオン
と力ることによってこのＭＯ８ＦＥＴＴＩ ｋ弁して容
量０．に供給される。スイッチＭＯ８Ｆ］１ｉＴＴ、が
オフにされたときの出力端子Ｖｏのレベルは、容部″Ｃ
Ｉによって保持はれる。同図において、スイッチＭＯ８
ＦＥＴＴ、がオンのときに、そのチャネルに保持されて
（八たチャージは、このスイッチＭＯ８ＦＦｉＴＴ、が
オンからオフになる時、すなわちチャネルが無くなる時
フィードヌル上止ずるチャージとして、その１部がドレ
イン側（出力ｖｏ側）に転送さｎる。補償用ＦＦ１ＴＴ
２はスイッチＭＯ５ＦＦｉＴＴ１と同時にオンからオフ
になる。そのため補償用ＭＯ８ＦＥＴＴ２のチャネルに
保持さねていたチャージは、そのソース・ドレインに転
送される。この場合、スイッチＭＯ８ＦＢＴＴ、がＮチ
ャンネル型にされていることによって、そｉ妃おけるチ
ャンネルに保持されていたチャージは電子からなる。コ
ｊ、にｉｊｔ、テ補償用ＭＯ８ＦＦ！ＴＴ２０チャンネ
ルに保持さねていｆｃチャージは正孔からなる。従って
、スイッチＭＯ８ＦＫＴＴ、がオフにさｎるときにその
チャンネルから容量Ｃ１に与えらｎるチャージ軍流と、
補償用ＭＯＥｌ ＦＦＴＴ２がオフになるときにそのチ
ャンネルから容量Ｃ−に与えらｆるチャージ電流は、そ
の方向が逆になる。その結果上記補償用ＦＢＴ’（（適
当な特性にすることによって、上記反対導電型のＦＥＴ
Ｔ１．Ｔ２ より生じた反対導電型のチャージにより、
ゲートチャネル間容量によるフィードスルチャージその
ものヲを、全に相殺することができる。
なお、第１図の回路においても互いに同じチャネル型の
Ｍ、０８ＦＥＴＴ、 とＴ２が相補的に動作されるの
で、ゲートチャネル問答−によるフィードヌルチャージ
はＣＯＤ類似の効果により両Ｅ’ＢＴのチャネル間で交
互に転送さ九る。す寿わち、ＭＯＢＩｌ’ＥＴＴ、がオ
フにさｆるとともにＭＯ８’ＦＥＴＴ、がオンにされる
ので、ＭＯ８Ｆ’ＥＴＴ。
Ｍ、０８ＦＥＴＴ、 とＴ２が相補的に動作されるの
で、ゲートチャネル問答−によるフィードヌルチャージ
はＣＯＤ類似の効果により両Ｅ’ＢＴのチャネル間で交
互に転送さ九る。す寿わち、ＭＯＢＩｌ’ＥＴＴ、がオ
フにさｆるとともにＭＯ８’ＦＥＴＴ、がオンにされる
ので、ＭＯ８Ｆ’ＥＴＴ。
のチャンネルに保持されていたチャージが出力端子■ｏ
に転送されるとともに、出力端子■０のチャージが新ら
たに形成されるＭＯ８Ｆ］１ＴｈＴＴ、のチャンネルに
転送される。そのため、フィードスルーチャージによる
出力端子■０の不所望ｆ１宙位変動もしくは容量Ｃ６に
おける不所望なチャージ変動はそのレベルが減少される
。しかしな〃：ら、かかる第１図の回路においては、前
述のように出力端子ｖｏに与えられてしまう不所望なレ
ベル変動ケ光分に減少させることができなかった。−ｆ
：の原因はＭＯ８ＦＫＴのゲートオーツ（う、ソフ′容
量會介して、出力端子ｖＯが変動することによＭＭ−Ｏ
８ＦＫＴＴ、からＭＯ８ＦＥＴＴ、へのチャージ転送が
所望の如く行なわれず、転送されるフィードヌルチャー
ジの部が容量ＣＩに蓄積さｊることにあると推定される
。
に転送されるとともに、出力端子■０のチャージが新ら
たに形成されるＭＯ８Ｆ］１ＴｈＴＴ、のチャンネルに
転送される。そのため、フィードスルーチャージによる
出力端子■０の不所望ｆ１宙位変動もしくは容量Ｃ６に
おける不所望なチャージ変動はそのレベルが減少される
。しかしな〃：ら、かかる第１図の回路においては、前
述のように出力端子ｖｏに与えられてしまう不所望なレ
ベル変動ケ光分に減少させることができなかった。−ｆ
：の原因はＭＯ８ＦＫＴのゲートオーツ（う、ソフ′容
量會介して、出力端子ｖＯが変動することによＭＭ−Ｏ
８ＦＫＴＴ、からＭＯ８ＦＥＴＴ、へのチャージ転送が
所望の如く行なわれず、転送されるフィードヌルチャー
ジの部が容量ＣＩに蓄積さｊることにあると推定される
。
これに対し７て上記第２図の実施例１によれば、上記第
１図のようにＭＯ８ＦＦｊＴＴ、からＴ冨へのチャージ
の転送でなく、互いに異方る導電型のＭ０８１１’ＥＴ
Ｔ、とＴ２から出力端子ｖＯへの互いに逆極性のチャー
ジの転送によってフィードヌルチャージ自体が打ち治さ
れる。その為、鎖２図容釦Ｃ１への影響すなわち、出力
重圧誤差會動作濤度の変化などにかかわらずに充分に除
去することができる。なお、第２図上記実施し１）にお
いてスイッチＭＯ８’ＦＥＴＴ、がオフにされるときに
は、そのドレインＤＩの電位はそのソー７Ｓ１の電位と
実Ｔ王的に等しくされている。これに応じてヌインチＭ
ＯＥＩＦＥＴＴ、のソーヌードレイン間のチャンネルに
おける電位差が実質的にＯにされるので、チャネルに生
じたフィードヌルチャージの内、ドレイン側に吸収され
る割合はソーヌ側に吸収される割合と実質的に等しい。
１図のようにＭＯ８ＦＦｊＴＴ、からＴ冨へのチャージ
の転送でなく、互いに異方る導電型のＭ０８１１’ＥＴ
Ｔ、とＴ２から出力端子ｖＯへの互いに逆極性のチャー
ジの転送によってフィードヌルチャージ自体が打ち治さ
れる。その為、鎖２図容釦Ｃ１への影響すなわち、出力
重圧誤差會動作濤度の変化などにかかわらずに充分に除
去することができる。なお、第２図上記実施し１）にお
いてスイッチＭＯ８’ＦＥＴＴ、がオフにされるときに
は、そのドレインＤＩの電位はそのソー７Ｓ１の電位と
実Ｔ王的に等しくされている。これに応じてヌインチＭ
ＯＥＩＦＥＴＴ、のソーヌードレイン間のチャンネルに
おける電位差が実質的にＯにされるので、チャネルに生
じたフィードヌルチャージの内、ドレイン側に吸収され
る割合はソーヌ側に吸収される割合と実質的に等しい。
従って、
＝（Ｗ、ＸＩＪ、） ｗ２ｘＩＩ。
（ここで、ＷＩ、 Ｉｌｌ 、 ／／１はそれぞれＦ
ＦＴＴ、のチャネル幅、チャネル長、キャリア易動度。
ＦＴＴ、のチャネル幅、チャネル長、キャリア易動度。
Ｗ、、Ｌ、、μ２は同様にＦＦＴＴ２のチャネル幅、チ
ャネル長、キャリア易動度。） の如く設定すると、ゲートチャネル容量によるフィード
スル効果をほぼ完全に除去することができる。方お、こ
こでは、ＮチャネルとＰチャネルのゲー）？化膜その他
のプロセスパラメータがほぼ等しい標憩のＣＭＯＢプロ
セスによるＣＭＯ８集積回路を例にとって説明している
。ここで、第２図においては、出力端子”ｏＫは、スイ
ッチＭＯ８ＮＥＴＴ、の図示しないゲートオーバーラツ
プ容量のうちのゲート・ドレイン間オーバラップ容量が
結合され、また、補償用ＭＱＳＦＫＴＴ。
ャネル長、キャリア易動度。） の如く設定すると、ゲートチャネル容量によるフィード
スル効果をほぼ完全に除去することができる。方お、こ
こでは、ＮチャネルとＰチャネルのゲー）？化膜その他
のプロセスパラメータがほぼ等しい標憩のＣＭＯＢプロ
セスによるＣＭＯ８集積回路を例にとって説明している
。ここで、第２図においては、出力端子”ｏＫは、スイ
ッチＭＯ８ＮＥＴＴ、の図示しないゲートオーバーラツ
プ容量のうちのゲート・ドレイン間オーバラップ容量が
結合され、また、補償用ＭＱＳＦＫＴＴ。
のすべてのオーバラップ容量すなわちケート・ソーヌ間
オーバラップ容量とゲート・ドレイン間オーパラシブ容
量とが結合される。スイッチＭ０８ＮＥＴＴ、における
即位チャンネル幅当りのゲート・ドレイン間オーバラッ
プ容量と、補償用ＭＯ８ＦＫＴＴ２における即位チャン
ネル幅当りのゲート・ソース間オーバラップ容量と、ゲ
ート・ドレイン間オーバラップ容量とが互いに実愼的に
等しくされている場合、補償用ＭＯ８ＦＥＴＴ、によっ
て出力端子ｖｏに結合さｎる即位チャンネル幅当りのゲ
ートオーバラップ容量は、ヌイッチＭ０８ＦＥＴ、Ｔ、
によって出力端子Ｖ。に結合されるそれに対して実質的
に２倍になる。従って、この場合にはチャネル幅ｗ、、
ｗ２２ Ｗ、嬌２Ｗ、 ・・・（２
）の如く設定することにより、ゲートチャネル容蓄だけ
でなくゲートオーバラップ容ｉｔによるフィードヌルの
影響全同時に除去することができる。
オーバラップ容量とゲート・ドレイン間オーパラシブ容
量とが結合される。スイッチＭ０８ＮＥＴＴ、における
即位チャンネル幅当りのゲート・ドレイン間オーバラッ
プ容量と、補償用ＭＯ８ＦＫＴＴ２における即位チャン
ネル幅当りのゲート・ソース間オーバラップ容量と、ゲ
ート・ドレイン間オーバラップ容量とが互いに実愼的に
等しくされている場合、補償用ＭＯ８ＦＥＴＴ、によっ
て出力端子ｖｏに結合さｎる即位チャンネル幅当りのゲ
ートオーバラップ容量は、ヌイッチＭ０８ＦＥＴ、Ｔ、
によって出力端子Ｖ。に結合されるそれに対して実質的
に２倍になる。従って、この場合にはチャネル幅ｗ、、
ｗ２２ Ｗ、嬌２Ｗ、 ・・・（２
）の如く設定することにより、ゲートチャネル容蓄だけ
でなくゲートオーバラップ容ｉｔによるフィードヌルの
影響全同時に除去することができる。
上記のようなＭＯ８ＦＫＴＴ、とＴ２は例１えはゲート
絶縁膜全同時に形成し、その後それぞれポリシリコン層
からなるようなゲート電極全セル７アラインマスクとし
て不純物イオン打ち込みなどによりＰ型ソース、ドレイ
ン領域を形成し、ＮＷンソー ドレイン領域を形成する
製法によってつくることが１゛きる。
絶縁膜全同時に形成し、その後それぞれポリシリコン層
からなるようなゲート電極全セル７アラインマスクとし
て不純物イオン打ち込みなどによりＰ型ソース、ドレイ
ン領域を形成し、ＮＷンソー ドレイン領域を形成する
製法によってつくることが１゛きる。
以上本実施し１１はスイッチＭＯ８ＦＥＴ’（ｚＰ型と
したが、通常、易動度μ晶の方がμ２ よりも大きいの
でＴ、、Ｔ２の導電型を入れ換えることによって、式（
１） 、 （２）より明らかな如く、補償用Ｅ’ＥＴＴ
ｚｋ著しく小サイズにすることができ、憂集積度の半導
体装置に適したものとすることができる。
したが、通常、易動度μ晶の方がμ２ よりも大きいの
でＴ、、Ｔ２の導電型を入れ換えることによって、式（
１） 、 （２）より明らかな如く、補償用Ｅ’ＥＴＴ
ｚｋ著しく小サイズにすることができ、憂集積度の半導
体装置に適したものとすることができる。
鯨３図は本発明にかかわるＣ！ＭＯ８）ランヌファゲー
トの実施しく１である。この回路においてｌｌｌ
μ２ （ここで、Ｗｌ 、ＬＩ ５μｍはそれぞｆｌ Ｆ
Ｅ ＴＴ＋のチャネル幅、チャネル長、易動度。ｗ２
゜Ｌ２ 、μ２は同様にＦＥＴＴ、のチャネル幅、チャ
ネル長、易動度。） の如ぐ設定すると、ゲート容セ（によるフィードスルチ
ャージ全相殺することができる。本実施例１では、特別
に補償用ＦＥＴ會設けることなく相補型トランスファゲ
ートの一力のＦＥＴ’ｉ袖伯用トすることができるので
、より高集積度の相補型半導付集積回路ケ提伊すること
ができる。又、本実施例においては、上記式（３）より
明らかな如ぐ、Ｐ−チャネルのＦ ＫＩ Ｔ ７．（小
サイズとすることができる。
トの実施しく１である。この回路においてｌｌｌ
μ２ （ここで、Ｗｌ 、ＬＩ ５μｍはそれぞｆｌ Ｆ
Ｅ ＴＴ＋のチャネル幅、チャネル長、易動度。ｗ２
゜Ｌ２ 、μ２は同様にＦＥＴＴ、のチャネル幅、チャ
ネル長、易動度。） の如ぐ設定すると、ゲート容セ（によるフィードスルチ
ャージ全相殺することができる。本実施例１では、特別
に補償用ＦＥＴ會設けることなく相補型トランスファゲ
ートの一力のＦＥＴ’ｉ袖伯用トすることができるので
、より高集積度の相補型半導付集積回路ケ提伊すること
ができる。又、本実施例においては、上記式（３）より
明らかな如ぐ、Ｐ−チャネルのＦ ＫＩ Ｔ ７．（小
サイズとすることができる。
又、本実施ｆ９（１において
ｗ、 ＃ｗｚ ・・・・・・
（４）とすることによって、ゲートチャネルｉ１〕容駕
によルフィードヌルと同時にケートオーバララフ容ｆｉ
ｔによるフィードヌルの影響を完全に除去することがで
きる。すなわち、相補型ＭＯ８集積回路による筺速・品
鞘度のスイッチ回路ケ提供することができる。
（４）とすることによって、ゲートチャネルｉ１〕容駕
によルフィードヌルと同時にケートオーバララフ容ｆｉ
ｔによるフィードヌルの影響を完全に除去することがで
きる。すなわち、相補型ＭＯ８集積回路による筺速・品
鞘度のスイッチ回路ケ提供することができる。
第４図、第５図は、それぞれ本発明にかかわるサンプル
ホールド回路及び８０Ｆｉ分器の実施例である。第６図
は、ＡＤ変換等に用いられる荷重キャパシタ・アレーの
概略図である。同図におけるスイッチ手段Ｅｌ、、８．
等をそれぞれ上記第２図、第３図で示したフィードヌル
・チャージ全補償したトランス７アゲートケ適用するこ
とによって、窩精度のＡ／Ｄ 、Ｄ／Ａ変換器ケ提供す
ることができる。
ホールド回路及び８０Ｆｉ分器の実施例である。第６図
は、ＡＤ変換等に用いられる荷重キャパシタ・アレーの
概略図である。同図におけるスイッチ手段Ｅｌ、、８．
等をそれぞれ上記第２図、第３図で示したフィードヌル
・チャージ全補償したトランス７アゲートケ適用するこ
とによって、窩精度のＡ／Ｄ 、Ｄ／Ａ変換器ケ提供す
ることができる。
第７図、第８図は第２図、第３図に対応する本発明にか
かわる半導体集積回路の具体的断面図である。それぞれ
の図において、ｌはＮ型半尋体基枦、２はＰ型ウェル領
域、３及び４はＮ型ソーヌドレイン領域、５及び６はＰ
型ソーヌドレイン領域、７は熱酸化膜、８はＰ、ＳＧ、
９はＡｔ配線層、１０は多結晶Ｓｔケート、見１はゲー
ト酸化膜である。
かわる半導体集積回路の具体的断面図である。それぞれ
の図において、ｌはＮ型半尋体基枦、２はＰ型ウェル領
域、３及び４はＮ型ソーヌドレイン領域、５及び６はＰ
型ソーヌドレイン領域、７は熱酸化膜、８はＰ、ＳＧ、
９はＡｔ配線層、１０は多結晶Ｓｔケート、見１はゲー
ト酸化膜である。
旬上訝明した如く本発明によればフィードヌル効果を完
全に除去した窩精度の年積回路スイ・ノチ手段を提供す
ることができる。以上の説明では、主にトランスファゲ
ートについて述べたが、本発明はそれに限定されること
なく、広くゲートからソーヌドレイン通路−＼のゲート
信号のもれが問題となるところに適用できる。
全に除去した窩精度の年積回路スイ・ノチ手段を提供す
ることができる。以上の説明では、主にトランスファゲ
ートについて述べたが、本発明はそれに限定されること
なく、広くゲートからソーヌドレイン通路−＼のゲート
信号のもれが問題となるところに適用できる。
第１図は、従来のヌイノチド・キャパシタフィルタの回
路図、 第２図は、本発明の実施例のヌイソチング回路の回路［
シ１、 第３図は、本発明の他の一実施ｆ！ｉｊ＋のスイ・ソチ
ング回路の回路図、 第４図は、サンプルホールド回路のブロック図、第５図
は、本発明の更に他の実施例の回路図、第６図は、信号
変換回路の回路図、 第７［￥１及び第８図は、ＭＯ８工Ｃの断面図である。 第 １ 図 才九才１１ 第 ２ 図 第 ３ 図 第 ４ 図 −ｖ＞ｙ−ノ／彪ル））ｖ謙第 ５
図 ５ＣＦ８％宛北引 第 ６ 図 狗ｉ］ヤ／＼０ε７−アレー手続補正
書（方式） 事件の表示 昭和５７年特許願第 ２２６１８４ 号発明の名称 半導体スイッチング回路 ｒ市１］ミをする者 ）５１０Ｌｌｉ式父ン１ ［１立 製 作 所
ｆ′２り と 王 １１１ 勝 茂
代 理 人 補正の内容 図面の第１図、第４図、第５図及び 第６図を別紙の通り補正する。 第 １ 図 第 ／１ 図 第 ［５図 Ｃ／上
路図、 第２図は、本発明の実施例のヌイソチング回路の回路［
シ１、 第３図は、本発明の他の一実施ｆ！ｉｊ＋のスイ・ソチ
ング回路の回路図、 第４図は、サンプルホールド回路のブロック図、第５図
は、本発明の更に他の実施例の回路図、第６図は、信号
変換回路の回路図、 第７［￥１及び第８図は、ＭＯ８工Ｃの断面図である。 第 １ 図 才九才１１ 第 ２ 図 第 ３ 図 第 ４ 図 −ｖ＞ｙ−ノ／彪ル））ｖ謙第 ５
図 ５ＣＦ８％宛北引 第 ６ 図 狗ｉ］ヤ／＼０ε７−アレー手続補正
書（方式） 事件の表示 昭和５７年特許願第 ２２６１８４ 号発明の名称 半導体スイッチング回路 ｒ市１］ミをする者 ）５１０Ｌｌｉ式父ン１ ［１立 製 作 所
ｆ′２り と 王 １１１ 勝 茂
代 理 人 補正の内容 図面の第１図、第４図、第５図及び 第６図を別紙の通り補正する。 第 １ 図 第 ／１ 図 第 ［５図 Ｃ／上
Claims (1)
- 【特許請求の範囲】 ■、入力点と出力点の間にドレイン・ソース通路が接続
された第１導電型の第１のヌイノチＭＩＳＦＥＴとソー
ス及びドレインの少なくとも１つが上記出力点に接続さ
れた第２導電型の第２のＭＩＳ ＦＥＴよりなり、上記
第１のＦＥＴ１オンからオフにさせるとともに、上記第
２のＦＦ１Ｔ’ｉオンからオフにさせることによって上
記オンからオフされる際に上記第１のＦＥＴのチャネル
内に残留ゼるキャリアによって上記出力点に与えられる
電位変化を１上記第２のＦＦ１１ｉＴのチャネル内に残
留ぜるキャリアによって減少せしめることｌ［とする半
導体スイッチング回路。 ２、第１導電型の第１のＭ Ｉ Ｓ’ Ｆ Ｂ Ｔと第
２導電型の第２のＭ工５ＦＥＴのソース・ドレインがそ
れぞれ共通接Ｍ−Ｇれた半導体スイッチング回路におい
てＬ１４”Ｐ”Ｎ”Ｐ”１１．μＰ會それぞ２１Ｎ 形
及びＰ型のＭ工ＳＦＦ！Ｔのチャネル長、チャネル幅、
移動度としたとき、（ＬＮ−ｗＮ）／（Ｌア・ＷＰ）を
実質的にμＮ／μアと等しくしたことを特徴とする半導
体スイッチング回路。 ３、上記特許請求の範囲第２項において、ｗＰとＷＮ？
おたがいに実質的に等しくしたことを％徴とする半導体
スインチング回路装盾。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22618482A JPS59117318A (ja) | 1982-12-24 | 1982-12-24 | 半導体スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22618482A JPS59117318A (ja) | 1982-12-24 | 1982-12-24 | 半導体スイツチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117318A true JPS59117318A (ja) | 1984-07-06 |
Family
ID=16841200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22618482A Pending JPS59117318A (ja) | 1982-12-24 | 1982-12-24 | 半導体スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117318A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442916A (en) * | 1987-08-10 | 1989-02-15 | Fujitsu Ltd | Low noise analog switch |
| JPH0228141U (ja) * | 1988-08-11 | 1990-02-23 | ||
| JPH0293839U (ja) * | 1989-01-11 | 1990-07-25 | ||
| JPH02213215A (ja) * | 1989-02-13 | 1990-08-24 | Mitsubishi Electric Corp | スイツチトキャパシタ回路 |
| US5019731A (en) * | 1988-05-31 | 1991-05-28 | Fujitsu Limited | Analog switch circuit |
| US6809580B2 (en) | 2002-04-19 | 2004-10-26 | Denso Corporation | Switched capacitor filter circuit and method of fabricating the same |
| JP2004354428A (ja) * | 2003-05-27 | 2004-12-16 | Sony Corp | 表示装置 |
| JP2013088638A (ja) * | 2011-10-19 | 2013-05-13 | Seiko Epson Corp | 電気光学装置および電子機器 |
-
1982
- 1982-12-24 JP JP22618482A patent/JPS59117318A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0228141U (ja) * | 1988-08-11 | 1990-02-23 | ||
| JPH0293839U (ja) * | 1989-01-11 | 1990-07-25 | ||
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| JP2013088638A (ja) * | 2011-10-19 | 2013-05-13 | Seiko Epson Corp | 電気光学装置および電子機器 |
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