JPS59116066A - シグネチヤ分析装置 - Google Patents
シグネチヤ分析装置Info
- Publication number
- JPS59116066A JPS59116066A JP58172343A JP17234383A JPS59116066A JP S59116066 A JPS59116066 A JP S59116066A JP 58172343 A JP58172343 A JP 58172343A JP 17234383 A JP17234383 A JP 17234383A JP S59116066 A JPS59116066 A JP S59116066A
- Authority
- JP
- Japan
- Prior art keywords
- test
- signal
- characteristic signal
- data stream
- clock
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/277—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル回路のテスト技術、更に具体的には、
スター１〜／ストツプ・パルス及びシグネチャ（Ｓｉｇ
ｎａｔｕｒｅ）・タロツク・パルスが被テスト・デバイ
スから取り出されない、シグネチャ（以下特性信号とい
う）分析技法を用いる機能テスタに係る。
スター１〜／ストツプ・パルス及びシグネチャ（Ｓｉｇ
ｎａｔｕｒｅ）・タロツク・パルスが被テスト・デバイ
スから取り出されない、シグネチャ（以下特性信号とい
う）分析技法を用いる機能テスタに係る。
特性信号分析（ｓｉｇｎａｔｕｒｅ ａｎａｌ、ｙｓｉ
ｓ）として知られる技法によるデジタル・デバイスのテ
ス１−に於ては被テス（〜・カードからの出力信号をシ
フト・レジスタに配置するステップを用いる。所定の順
序に従って被テス１−・カードに与えられる入力信号の
結果として出力信号が生じる。１６文字シフ１へ・レジ
スタを用いるならば、結果として得る″特性信号″は例
えばわずか］６ビツ１−長であるが、シフト・レジスタ
に含まれるテスト結果は成る期間にわたって生じた出力
信号全部の積を表わす。・もしも回路が適切に動作する
ならば、それら１６のピッ１〜は予期される１６のピッ
１〜に対応するはずであって、そのカードの動作を成功
であるとする事ができる。このテス１−に於て、ナス１
−中のカードの動作に於ける特定の既知の時刻に於て特
性信号の生成を開始し、特定の既知の時刻に於て終了す
る事が重要である。もしもスター１〜もしくはストップ
信号が偶数の１ピツ１〜によってオフ状態であるならば
、結果として生じる特性信号は不正確であって、適切に
動作するカードは不具合なものとして判断されるであろ
う。更に、特性信号クロックが被テスト・カードからの
信号の遷移と一致しない事が大切である。なぜならば、
それは適切に動作するカードの異った読取り（不安定な
特性信号読取り）を生しるからである。
ｓ）として知られる技法によるデジタル・デバイスのテ
ス１−に於ては被テス（〜・カードからの出力信号をシ
フト・レジスタに配置するステップを用いる。所定の順
序に従って被テス１−・カードに与えられる入力信号の
結果として出力信号が生じる。１６文字シフ１へ・レジ
スタを用いるならば、結果として得る″特性信号″は例
えばわずか］６ビツ１−長であるが、シフト・レジスタ
に含まれるテスト結果は成る期間にわたって生じた出力
信号全部の積を表わす。・もしも回路が適切に動作する
ならば、それら１６のピッ１〜は予期される１６のピッ
１〜に対応するはずであって、そのカードの動作を成功
であるとする事ができる。このテス１−に於て、ナス１
−中のカードの動作に於ける特定の既知の時刻に於て特
性信号の生成を開始し、特定の既知の時刻に於て終了す
る事が重要である。もしもスター１〜もしくはストップ
信号が偶数の１ピツ１〜によってオフ状態であるならば
、結果として生じる特性信号は不正確であって、適切に
動作するカードは不具合なものとして判断されるであろ
う。更に、特性信号クロックが被テスト・カードからの
信号の遷移と一致しない事が大切である。なぜならば、
それは適切に動作するカードの異った読取り（不安定な
特性信号読取り）を生しるからである。
米国特許第３９’７６８６４号及び同第４１９２４５１
号の明細書は特性信号分析法によってデジタル装置をテ
ストするための装置を開示している。
号の明細書は特性信号分析法によってデジタル装置をテ
ストするための装置を開示している。
しかしながら、これらの従来装置に於いては特性信号発
生手段を働らかせるために被テス１〜・デバイスが所要
のスタート／ストップ信号及び特性信号クロックを与え
る事が必要であった。これによって特性信号分析法の効
用に制限が加えられた。
生手段を働らかせるために被テス１〜・デバイスが所要
のスタート／ストップ信号及び特性信号クロックを与え
る事が必要であった。これによって特性信号分析法の効
用に制限が加えられた。
例えばシングル・チップ・マイクロプロセッサの様な集
積回路には特性信号分析のために必要なテス１〜の可能
性を与える条件を備える事ができない。
積回路には特性信号分析のために必要なテス１〜の可能
性を与える条件を備える事ができない。
即ち、成る回路についてはＩ１０ピンに於てクロック・
サイクルを得る事ができないのである。
サイクルを得る事ができないのである。
本発明は、被テスト・カー１くによって生じる出力デー
タ流に於ける第１の遷移から特性信号を発生するための
スター１−信号を取り出す事によって該信号をうるため
の技法に係る。この方法は接近中のテスト出力データ流
をモニタしうる様に、出力データ流をしてテス１へ装置
による検出のためのフラグ信号を搬送させる事によって
達成される。
タ流に於ける第１の遷移から特性信号を発生するための
スター１−信号を取り出す事によって該信号をうるため
の技法に係る。この方法は接近中のテスト出力データ流
をモニタしうる様に、出力データ流をしてテス１へ装置
による検出のためのフラグ信号を搬送させる事によって
達成される。
出力データ流は、例えば信号がＬＬ ＋、 １１の状態
に維持されたのち１１０１１の状態へ遷移する任意の長
−期間にわたる信号を搬送しつる。その遷移が測定すべ
きデータ・ビット流の開始点を示し即ちフラグし、それ
によってスター１へ信号をうる事ができる。更に本発明
に於ては、安定な状態の下でデータ・ビットを特性信号
分析テスタ内に移動させるためにクロックを発生しうる
ように、測定すべきビットが予じめ定義したピッ）〜・
セル期間内に納まる事が必要とされる。ス１〜ツブ・パ
ルスは任意の特定のテストに於て測定すべき所定数のビ
ット・セルをカウントし、そのカウント数になった時に
ストップ信号を発生させる事によって得られる。
に維持されたのち１１０１１の状態へ遷移する任意の長
−期間にわたる信号を搬送しつる。その遷移が測定すべ
きデータ・ビット流の開始点を示し即ちフラグし、それ
によってスター１へ信号をうる事ができる。更に本発明
に於ては、安定な状態の下でデータ・ビットを特性信号
分析テスタ内に移動させるためにクロックを発生しうる
ように、測定すべきビットが予じめ定義したピッ）〜・
セル期間内に納まる事が必要とされる。ス１〜ツブ・パ
ルスは任意の特定のテストに於て測定すべき所定数のビ
ット・セルをカウントし、そのカウント数になった時に
ストップ信号を発生させる事によって得られる。
特性信号分析は複雑な電子回路の適切な動作をテストす
るために用いられる通常の方法である。
るために用いられる通常の方法である。
テストを実施するために、フィードバックのない既知の
ループ内に電子回路を入れ、出カバターン即ち特性信号
が発生されるのを見るために選択したノードをテスｌ−
する。正しい出力特性信号は特定のサイクリック冗長検
査（（、ＲＣ）コードである。このＣＲ，Ｃコードの値
及び安定度に依存して、発生されたコードと予期したコ
ードとの比較によって正しく動作しているかについてノ
ードを検査できる。発生されるコード値は、ＣＲＣ発生
装置、例えばフィードバック・シフト・レジスタ内への
被テスト・ノードの出力データ流をブロッキングする事
によって得られる。クロ”ツクが出力データ流のサンプ
リングを可能にす、る際に被テス１〜・ノードからの信
号が変化しない様にクロック・パルスを選ぶ。
ループ内に電子回路を入れ、出カバターン即ち特性信号
が発生されるのを見るために選択したノードをテスｌ−
する。正しい出力特性信号は特定のサイクリック冗長検
査（（、ＲＣ）コードである。このＣＲ，Ｃコードの値
及び安定度に依存して、発生されたコードと予期したコ
ードとの比較によって正しく動作しているかについてノ
ードを検査できる。発生されるコード値は、ＣＲＣ発生
装置、例えばフィードバック・シフト・レジスタ内への
被テスト・ノードの出力データ流をブロッキングする事
によって得られる。クロ”ツクが出力データ流のサンプ
リングを可能にす、る際に被テス１〜・ノードからの信
号が変化しない様にクロック・パルスを選ぶ。
特性信号分析法を用いてディジタル回路をテス１−する
ために種々のタイプの装置が提案されてきた。本発明は
特性信号分析技法を用いる任意のデス１〜装置と共に用
いる事ができるものである。
ために種々のタイプの装置が提案されてきた。本発明は
特性信号分析技法を用いる任意のデス１〜装置と共に用
いる事ができるものである。
第１図は特性信号分析法を用いる特定の自動化テスト装
置を示す。この装置は回路の動作をチェックし、適切な
動作を示さないならば、不具合な素子を識別するために
その回路について障害追求（トラブルシュート）を実施
するための装置である。ＣＰＵｌ０にはキーボード及び
ＣＲＴディスプレイ装置１１．１２、ディスク・ドライ
ブ１３及びプリンタ１４が設けられている。これらの周
辺装置によって特定のテス１−・シーケンスが入力され
、その結果か出力される。タイナミツク・アクセス・メ
モリ（ＲＡＭ）１５はテスト・シーケンスを制御するた
めのオペレーション・ソフ１へウェア及びテーブルを記
憶する。例えば、ＲＡＭＩ５はテスト中のカードを動作
させるのに必要なマイクロコードを含む。このマイクロ
コードは複数のセグメントに分割され、その各々は特性
信号分析のためのあるループ上の完全に自立したルーチ
ン（ｓｅｌｆ−ｃｏｎｔａｉｎｅｄ ｒｏｕｔ、１ｎｅ
）である。テスト０マイクロコード・セグメントはＣＰ
Ｕによって小型の双方向ボーｌ〜・スタチックＲＡＭＩ
６へ一時に１セグメント宛ロードされる。ＣＩ） Ｕ
が被テスト・カード（Ｃａｒｄ ｕｎｄｅｒ ｊｅｓｌ
・・・ＣＵＴ） １７に対するリセットを解放すると、
被テス１〜・カード−４二の（あるいはパーソナリティ
・カート１８上の）マイクロプロセッサは双方向ポート
ＲＡＭ］６に於いて利用可能な個々のテスト・セグメン
トを実行する事ができ、そのルーチンに関連する全ての
特性信号が測定されてしまうまでそのルーチンを連続的
にループさせる。−組の測定の完了時に、次のマイクロ
コード・ルーチンがＲＡＭ］ ６八ロードされる間に被
テスＩ・・カードに対するリセットが再付勢される。
置を示す。この装置は回路の動作をチェックし、適切な
動作を示さないならば、不具合な素子を識別するために
その回路について障害追求（トラブルシュート）を実施
するための装置である。ＣＰＵｌ０にはキーボード及び
ＣＲＴディスプレイ装置１１．１２、ディスク・ドライ
ブ１３及びプリンタ１４が設けられている。これらの周
辺装置によって特定のテス１−・シーケンスが入力され
、その結果か出力される。タイナミツク・アクセス・メ
モリ（ＲＡＭ）１５はテスト・シーケンスを制御するた
めのオペレーション・ソフ１へウェア及びテーブルを記
憶する。例えば、ＲＡＭＩ５はテスト中のカードを動作
させるのに必要なマイクロコードを含む。このマイクロ
コードは複数のセグメントに分割され、その各々は特性
信号分析のためのあるループ上の完全に自立したルーチ
ン（ｓｅｌｆ−ｃｏｎｔａｉｎｅｄ ｒｏｕｔ、１ｎｅ
）である。テスト０マイクロコード・セグメントはＣＰ
Ｕによって小型の双方向ボーｌ〜・スタチックＲＡＭＩ
６へ一時に１セグメント宛ロードされる。ＣＩ） Ｕ
が被テスト・カード（Ｃａｒｄ ｕｎｄｅｒ ｊｅｓｌ
・・・ＣＵＴ） １７に対するリセットを解放すると、
被テス１〜・カード−４二の（あるいはパーソナリティ
・カート１８上の）マイクロプロセッサは双方向ポート
ＲＡＭ］６に於いて利用可能な個々のテスト・セグメン
トを実行する事ができ、そのルーチンに関連する全ての
特性信号が測定されてしまうまでそのルーチンを連続的
にループさせる。−組の測定の完了時に、次のマイクロ
コード・ルーチンがＲＡＭ］ ６八ロードされる間に被
テスＩ・・カードに対するリセットが再付勢される。
第１図のテスト装置に於て、全てのテスト固定手段２０
がパーソナリティ・カード１８を担持すると共に共通の
インターフェース構造体である固定ベース２１に差込ま
れる。共通インターフェースはＣＰＵチャネル、スタチ
ックＲ，Ａ Ｍインターフェース、特性信号アナライザ
及びプログラマブル電源（ＰＰＳ）から成り立つ。ＣＰ
Ｕが被テス１へ・カード１７上のリセットをトグル即ち
オン／オフ状態にし他のテスト・ポイントを制御し、条
件を設定しうる様に出力ポート・アドレスを予約する。
がパーソナリティ・カード１８を担持すると共に共通の
インターフェース構造体である固定ベース２１に差込ま
れる。共通インターフェースはＣＰＵチャネル、スタチ
ックＲ，Ａ Ｍインターフェース、特性信号アナライザ
及びプログラマブル電源（ＰＰＳ）から成り立つ。ＣＰ
Ｕが被テス１へ・カード１７上のリセットをトグル即ち
オン／オフ状態にし他のテスト・ポイントを制御し、条
件を設定しうる様に出力ポート・アドレスを予約する。
テスターＣＰＵチャネルはこの機能を達成するために個
々のパーソナリティイ・カード上の回路に取りつけられ
る。
々のパーソナリティイ・カード上の回路に取りつけられ
る。
第１図の特性信号分析テスターでテス１〜した各カード
に列して、被テスト・カードからテスターへのインター
フェースを与えるために特別なパーソナリティ・カート
１８が必要である。更にパーソナリティ・カート１８は
特性信号分析に必要な（＝Ｊ加的な回路のための位置を
与える。パーソナリティ・カードにテス１〜のために特
別な回路を配置する事によって、製品カードにおける相
当なコスト節減が呈せら九る。それを配置しない場合、
特性信号分析装置へ直接インターフェースするのに必要
とされるフックを備えねばならない。この方法を用いる
事によって、テスト・のために単一のエンティティ（ｅ
ｎｔ：１ｔｙ）を形成すべく製品カートをパーソナリテ
ィ・カードと組合せることができる。
に列して、被テスト・カードからテスターへのインター
フェースを与えるために特別なパーソナリティ・カート
１８が必要である。更にパーソナリティ・カート１８は
特性信号分析に必要な（＝Ｊ加的な回路のための位置を
与える。パーソナリティ・カードにテス１〜のために特
別な回路を配置する事によって、製品カードにおける相
当なコスト節減が呈せら九る。それを配置しない場合、
特性信号分析装置へ直接インターフェースするのに必要
とされるフックを備えねばならない。この方法を用いる
事によって、テスト・のために単一のエンティティ（ｅ
ｎｔ：１ｔｙ）を形成すべく製品カートをパーソナリテ
ィ・カードと組合せることができる。
例えば、被テスト・カードがマイクロプロセッサを含む
ならば、パーソナリティ・カードはスタチックＲＡＭ１
６に記憶したテスト・シーケンスに従ってマイクロプロ
セッサを動作させる様に被テス１へ・カードの入出力ピ
ンを接続する。もしも被テスト・カードがマイクロプロ
セッサを有しないならば、それはパーソナリティ・カー
ドに配置することができる。いずれの場合にも、パーソ
ナリティ・カード及び被テス１へ・カードの組合せは、
特性信号分析装置１９へ送られる出力データ流を生じる
様にそれ自体を動作させる能力を備える。
ならば、パーソナリティ・カードはスタチックＲＡＭ１
６に記憶したテスト・シーケンスに従ってマイクロプロ
セッサを動作させる様に被テス１へ・カードの入出力ピ
ンを接続する。もしも被テスト・カードがマイクロプロ
セッサを有しないならば、それはパーソナリティ・カー
ドに配置することができる。いずれの場合にも、パーソ
ナリティ・カード及び被テス１へ・カードの組合せは、
特性信号分析装置１９へ送られる出力データ流を生じる
様にそれ自体を動作させる能力を備える。
特性信号分析装置１９は、被テス１〜・カードから受取
られるスタート、ストップ、タロツク及びデータ線のた
めの結線を有する。各々の必要とされる特性信号に対し
て、分析装置１９は適当なりロックで選択したデータ線
をサンプルする。一旦完全なスター１〜／ストツプ期間
がサンプルされると、特性信号分析装置はＣＰＵに対す
る中断を生じる。よってＣＰＵは発生した特性信号を読
取り、それを予期した特性信号と比へることができる。
られるスタート、ストップ、タロツク及びデータ線のた
めの結線を有する。各々の必要とされる特性信号に対し
て、分析装置１９は適当なりロックで選択したデータ線
をサンプルする。一旦完全なスター１〜／ストツプ期間
がサンプルされると、特性信号分析装置はＣＰＵに対す
る中断を生じる。よってＣＰＵは発生した特性信号を読
取り、それを予期した特性信号と比へることができる。
スタート、ス１〜ツブ、クロック及びデータ信号は全て
パーソナリティ・カー１−を通して特性信号分析装置へ
送られる。データ信号のうちのあるものはデス１−範囲
ないしデス１−効率を改善すへく論理的に結合され、他
の信号は比較装置によって条件句けらオした後、直接パ
ーソナリティ・カードを通過する。
パーソナリティ・カー１−を通して特性信号分析装置へ
送られる。データ信号のうちのあるものはデス１−範囲
ないしデス１−効率を改善すへく論理的に結合され、他
の信号は比較装置によって条件句けらオした後、直接パ
ーソナリティ・カードを通過する。
特性信号測定に課せられた１つの制限は被テスト・カー
ト（Ｃ：ＵＴ）から生じた、特性信号分析装置へ与えら
れる信号は同期していなければならない事である。これ
らの信号は測定すべきデータ・ビット流、システム・ク
ロック、スタート・パルス及びストップ・パルスを含む
。後の二つの信号（システム・クロックに同期していな
ければならない）はデータ・ピッ１へ流を装置内ヘゲ−
１へさせる為に用いら２する。特性信号分析測定にこれ
らの信号を用いる場合の問題は多い。例えは、被テスト
・カードに於るクロックはテスト・ポイントを通して直
接アクセスできない事があり、データ、スタート／ス１
ヘツプ・パルスはシステム・タロツクと同ＩＵＪするが
、相互に非同期的である場合が存在する。
ト（Ｃ：ＵＴ）から生じた、特性信号分析装置へ与えら
れる信号は同期していなければならない事である。これ
らの信号は測定すべきデータ・ビット流、システム・ク
ロック、スタート・パルス及びストップ・パルスを含む
。後の二つの信号（システム・クロックに同期していな
ければならない）はデータ・ピッ１へ流を装置内ヘゲ−
１へさせる為に用いら２する。特性信号分析測定にこれ
らの信号を用いる場合の問題は多い。例えは、被テスト
・カードに於るクロックはテスト・ポイントを通して直
接アクセスできない事があり、データ、スタート／ス１
ヘツプ・パルスはシステム・タロツクと同ＩＵＪするが
、相互に非同期的である場合が存在する。
この問題を解決するために、本発明はスター１へ、スト
ップ及びクロックのパルスを被テスト・カードから得な
ければならないという要件を回避する自己クロック型特
性信号分析装置を提供するものである。
ップ及びクロックのパルスを被テスト・カードから得な
ければならないという要件を回避する自己クロック型特
性信号分析装置を提供するものである。
本発明に於て、被テス１〜・カードから必要とされる唯
一の信号は出力データ・ピッ１へ流である。
一の信号は出力データ・ピッ１へ流である。
本発明に於てはデータ・ビット流の先端が所定のフォー
マツ１−に続く事及び測定すべきビットが予じめ定義し
たピッ１−・セル期間内に適合する事が必要である。も
しも被テス１−・カードから送られたデータがこれらの
要件を満足させないならば、これらの要件をデータ流内
に入れる事ができる。
マツ１−に続く事及び測定すべきビットが予じめ定義し
たピッ１−・セル期間内に適合する事が必要である。も
しも被テス１−・カードから送られたデータがこれらの
要件を満足させないならば、これらの要件をデータ流内
に入れる事ができる。
例えば、被テスｌへ・カードの動作が内部的にマイクロ
プログラムした自己テス１−・ルーチンで始まる場合、
テストを■／○ポート出力に於て首尾よくモニタできる
様に、小さなイづ加マイクロコートに先端要件及びピッ
１〜・セル期間を含ませることができる。
プログラムした自己テス１−・ルーチンで始まる場合、
テストを■／○ポート出力に於て首尾よくモニタできる
様に、小さなイづ加マイクロコートに先端要件及びピッ
１〜・セル期間を含ませることができる。
自己クロック識別サイン分析装置を動作させるために、
テスト時に２つのパラメータークロック・レート数（マ
ルチプライア）及びピッ１へ・セル・カラン１−−を定
義し、装置内へロードする事が必要である。ビット・セ
ル・カウントは、正確なス１−ツブ信号を生じうる様に
測定すべきデータ・ピッ１〜流におけるビットの数を指
定する。タロツク・シー１−数は、安定した状態の下で
特性信号分析装置内への各データ・ビットをクロッキン
グするためのデータ・クロック信号を発生しうる様に、
データ・ビットあたりのシステム・タロツク・パルスの
数を指定する。第２図はテストを実施するために用いる
ビット・セル時間、システム・タロツク（ＧＫ）及びデ
ータ・クロック（ＤＫ）信号の関係を示す。データ・ク
ロック信号の先端はピッ１へ・セル時間の中間点におい
て発生される事に注目されたい。これによって、安定な
状態の下での分析装置内へのデータ流のクロッキングが
可能となる。第２図に於て、ピッ１−・セル時間あたり
のシステム・クロック・パルスの数を示すクロック・レ
ート数は４である（ Ｒ＝ Ｆ ＣＫ ／ Ｆ Ｄ Ｋ
＝ ４タロツク・シー１〜数）。
テスト時に２つのパラメータークロック・レート数（マ
ルチプライア）及びピッ１へ・セル・カラン１−−を定
義し、装置内へロードする事が必要である。ビット・セ
ル・カウントは、正確なス１−ツブ信号を生じうる様に
測定すべきデータ・ピッ１〜流におけるビットの数を指
定する。タロツク・シー１−数は、安定した状態の下で
特性信号分析装置内への各データ・ビットをクロッキン
グするためのデータ・クロック信号を発生しうる様に、
データ・ビットあたりのシステム・タロツク・パルスの
数を指定する。第２図はテストを実施するために用いる
ビット・セル時間、システム・タロツク（ＧＫ）及びデ
ータ・クロック（ＤＫ）信号の関係を示す。データ・ク
ロック信号の先端はピッ１へ・セル時間の中間点におい
て発生される事に注目されたい。これによって、安定な
状態の下での分析装置内へのデータ流のクロッキングが
可能となる。第２図に於て、ピッ１−・セル時間あたり
のシステム・クロック・パルスの数を示すクロック・レ
ート数は４である（ Ｒ＝ Ｆ ＣＫ ／ Ｆ Ｄ Ｋ
＝ ４タロツク・シー１〜数）。
第３図は、測定すべき特定のシーケンスにおけるピッ１
へ・セル・カラン１−が６である様な場合のテストに含
まれる波形図である。６は図示しやすくするために選択
されたものであり、ＣＲＣ発生装置の動作境界内におい
て、’＊、＝たクロック及びデータ信号の間の同期が失
なわれない限りにおいて任意の数を選択しうる。第３図
に於て、測定すべき６つのピッ１−・セルが後に続く第
１の遷移信号によってテス１〜・データ流が示される。
へ・セル・カラン１−が６である様な場合のテストに含
まれる波形図である。６は図示しやすくするために選択
されたものであり、ＣＲＣ発生装置の動作境界内におい
て、’＊、＝たクロック及びデータ信号の間の同期が失
なわれない限りにおいて任意の数を選択しうる。第３図
に於て、測定すべき６つのピッ１−・セルが後に続く第
１の遷移信号によってテス１〜・データ流が示される。
第２図における様に、ビット・セルあたり１個のデータ
・クロック・パルスが発生され、クロック・パルスの先
端はデータ・ピッ１〜の中間点付近に配置されている。
・クロック・パルスが発生され、クロック・パルスの先
端はデータ・ピッ１〜の中間点付近に配置されている。
適切な動作を行なわせるために、テストすべきデータに
対して任意の長い期間が先行してとられており、この期
間に於て信号は” Ｉ ”状態に維持され、続いて第１
の遷移信号−ｒｒ ＯＤ状態への遷移−が生じる。第１
のＩｆ ＋、 ＋＋からＩＩ Ｏ″への遷移をフラグ信
号Ｆ（データ・ビット流のサンプリング開始のための基
準）として用いる。第１遷移信号の検出によりスター１
〜・パルス（ＳＴＡＲＴ）が発生しひいてはグー１〜信
号（ＧＡＴＥ）が得られる。これによって特性信号を計
算すべく特性信号分析装置における線形フィー１ヘハツ
ク・レジスタへのデータ・ビットのケー１〜が可能とな
る。更にスター１−・パルスはビット・カウンタ（ＢＩ
Ｔ（、ＴＲ）及びビット・カラン１−がロードされた夕
゛ウン・カウンタを動作させる。ビット・カウンタがＯ
カラン１〜になるとス１〜ツブ・パルス（ＳＴＯＰ）が
生じる。
対して任意の長い期間が先行してとられており、この期
間に於て信号は” Ｉ ”状態に維持され、続いて第１
の遷移信号−ｒｒ ＯＤ状態への遷移−が生じる。第１
のＩｆ ＋、 ＋＋からＩＩ Ｏ″への遷移をフラグ信
号Ｆ（データ・ビット流のサンプリング開始のための基
準）として用いる。第１遷移信号の検出によりスター１
〜・パルス（ＳＴＡＲＴ）が発生しひいてはグー１〜信
号（ＧＡＴＥ）が得られる。これによって特性信号を計
算すべく特性信号分析装置における線形フィー１ヘハツ
ク・レジスタへのデータ・ビットのケー１〜が可能とな
る。更にスター１−・パルスはビット・カウンタ（ＢＩ
Ｔ（、ＴＲ）及びビット・カラン１−がロードされた夕
゛ウン・カウンタを動作させる。ビット・カウンタがＯ
カラン１〜になるとス１〜ツブ・パルス（ＳＴＯＰ）が
生じる。
ひいては、このストップ・パルスはグー１〜信号を降下
させ、よってフィードバック・レジスタはテスト期間中
出力データ流の特性信号を含む。
させ、よってフィードバック・レジスタはテスト期間中
出力データ流の特性信号を含む。
第４図は第２図及び第３図に示した関係を実施するため
の回路を示す。線形フィードバック・シフ１〜・レジス
タ４０は、その内部に於て特性信号が発生される装置で
あって、第１図の１９に於て示す特性信号分析装置の一
部である。フィードバック・レジスタ４０への入力デー
タ流は被テス１へ・カード１７の出力データであって、
それは検出しうる第１遷移信号を生じるために前記の様
に信号がｒｒ １ ｎ状態に維持されるところの任意の
長い期間の期限に適合しなければならない。その信号は
スター１〜・パルス検出装置４１に於て検出され、シス
テム・タロツク４３に於て生じたシステム・タロツク・
パルスをカラン１〜すべくカウンタ４２をスター１〜さ
せる。第１のデータ・クロック信号（ＤＫ）はカウンタ
４２がクロック・レート数／２に達した時に生じる。そ
の結果はデータ・ビット・セルの中間点におけるデータ
・クロック信号の生成である。以後はカウンタ４２がタ
ロツク・レート数をカラン１〜する毎にデー・夕・クロ
ック・パルスが発生される。
の回路を示す。線形フィードバック・シフ１〜・レジス
タ４０は、その内部に於て特性信号が発生される装置で
あって、第１図の１９に於て示す特性信号分析装置の一
部である。フィードバック・レジスタ４０への入力デー
タ流は被テス１へ・カード１７の出力データであって、
それは検出しうる第１遷移信号を生じるために前記の様
に信号がｒｒ １ ｎ状態に維持されるところの任意の
長い期間の期限に適合しなければならない。その信号は
スター１〜・パルス検出装置４１に於て検出され、シス
テム・タロツク４３に於て生じたシステム・タロツク・
パルスをカラン１〜すべくカウンタ４２をスター１〜さ
せる。第１のデータ・クロック信号（ＤＫ）はカウンタ
４２がクロック・レート数／２に達した時に生じる。そ
の結果はデータ・ビット・セルの中間点におけるデータ
・クロック信号の生成である。以後はカウンタ４２がタ
ロツク・レート数をカラン１〜する毎にデー・夕・クロ
ック・パルスが発生される。
クロツタ・レート敷用手動スイッチ４４からあるいはレ
ジスタ４５を介してＣＰＵｌ０から自動的にカウンタ４
２へ所望のクロック・シー１〜数をロー１くする。いず
れの場合も、テストする人はシステム・クロック周波数
及び被テス１−・デバイスによって生じるビット・セル
時間に関する情報から適切なりロック・レート数を決定
しなければならない。使用する人は被テス１−・デバイ
スに於てタイマをセットする事によってピッＩ〜・セル
時間をブロクラムする事が出来、所望ならばシステム・
タロツクをプログラムしうるちのとする事が可能である
。
ジスタ４５を介してＣＰＵｌ０から自動的にカウンタ４
２へ所望のクロック・シー１〜数をロー１くする。いず
れの場合も、テストする人はシステム・クロック周波数
及び被テス１−・デバイスによって生じるビット・セル
時間に関する情報から適切なりロック・レート数を決定
しなければならない。使用する人は被テス１−・デバイ
スに於てタイマをセットする事によってピッＩ〜・セル
時間をブロクラムする事が出来、所望ならばシステム・
タロツクをプログラムしうるちのとする事が可能である
。
最初にカウンタ４２がクロック・レート数に等しいカラ
ン１−に達する時に、スタート信号が発生される。その
スタート、信号は出力テス１〜・ビット流が受取られる
様に特性信号分析装置のフィードバック・シフ１−・レ
ジスタ４０ヘイネーブル（ｅｎａｂｌｅ）信号を与える
ためにフリップ・フロップ・デー１−４８を付勢する。
ン１−に達する時に、スタート信号が発生される。その
スタート、信号は出力テス１〜・ビット流が受取られる
様に特性信号分析装置のフィードバック・シフ１−・レ
ジスタ４０ヘイネーブル（ｅｎａｂｌｅ）信号を与える
ためにフリップ・フロップ・デー１−４８を付勢する。
テス１−・ビット流のためのビット・カラン１〜はピッ
１へ・カラン１〜・スイッチ４７によって手動的に、あ
るいはＣＰＵｌ０によって自動的にピッ１〜・カラン１
−・レジスタ４６にロードできる。減算ヒツト・カウン
ト・レジスタ４６はスター１〜信号によってカウントを
開始し、ビット・カウントに達した時に出力ストツブ信
号を生じるまでデータ・クロック・パルスをカラン１〜
する。スタート信号はフリップ・フロップ・ゲート回路
４８をイｑ勢し、よってフィードバック・シフ１〜・レ
ジスタ４ｏへのイネーブル信号を低下させる。第４図の
装置の全ての成分は標準的なレジ゛スタ、カウンタ、検
出装置もしくはフリップ・フロップ１酊８であって、第
１図に示される様な装置が用いられるならばパーソナリ
ティ・カード１８に含ませる事も可能であり、あるいは
特性信号分析手段を有するがもしくは該手段内の任意の
便宜的なメカニズムに含ませる事ができる。
１へ・カラン１〜・スイッチ４７によって手動的に、あ
るいはＣＰＵｌ０によって自動的にピッ１〜・カラン１
−・レジスタ４６にロードできる。減算ヒツト・カウン
ト・レジスタ４６はスター１〜信号によってカウントを
開始し、ビット・カウントに達した時に出力ストツブ信
号を生じるまでデータ・クロック・パルスをカラン１〜
する。スタート信号はフリップ・フロップ・ゲート回路
４８をイｑ勢し、よってフィードバック・シフ１〜・レ
ジスタ４ｏへのイネーブル信号を低下させる。第４図の
装置の全ての成分は標準的なレジ゛スタ、カウンタ、検
出装置もしくはフリップ・フロップ１酊８であって、第
１図に示される様な装置が用いられるならばパーソナリ
ティ・カード１８に含ませる事も可能であり、あるいは
特性信号分析手段を有するがもしくは該手段内の任意の
便宜的なメカニズムに含ませる事ができる。
本発明の特性信号分析回路は大きな値のクロック・レー
ト数を用いて、もしくは相対的に小さなビット・カウン
トに関して首尾よく働く。非常に長いビット流すなわち
非常に高いデータ・シー１〜数に関して、もしもシステ
ム・タロツクがピッ１−・セル時間の整数倍でないなら
ば、タイミングエラーか生じうる。しがしながら、この
問題はクロック及びデータ入力にブロクラマブル遅延線
を用いる事によって緩和される。
ト数を用いて、もしくは相対的に小さなビット・カウン
トに関して首尾よく働く。非常に長いビット流すなわち
非常に高いデータ・シー１〜数に関して、もしもシステ
ム・タロツクがピッ１−・セル時間の整数倍でないなら
ば、タイミングエラーか生じうる。しがしながら、この
問題はクロック及びデータ入力にブロクラマブル遅延線
を用いる事によって緩和される。
第１図は特性信号分析技法を用いる成るタイプのデス１
−装置を示す図、第２図及び第３図は本発明に用いるい
くつかの信号の関係を示す図、第４図は本発明を実施す
るための回路を示す図である。 ｊ７・・・被テス１〜・カード、４ｏ・・・・線形フィ
ートバンク・シフ１〜・レジスタ、４１・・・・スター
１−・パルス検出装置、４２・・・・カウンタ、４３・
・・・システｔトクロツク、４４・・・クロック・シー
１〜数スイッチ、４５・・・・レジスタ、４６・・・・
ピッ１−・カウント・レジスタ、４７・・・ピッ１〜・
カラン１〜・スイッチ、４８・・・・ゲート回路。 Ｄに− ＦＩＧ、 ３ ＤＡＩＡ Ｆ Ｏｌ ２ ３ ’ｌ ５
ｎＳ＋、 ロＩｔｓ
Ｏｌ’２３４５ ―ＦＩＧ、 ４
−装置を示す図、第２図及び第３図は本発明に用いるい
くつかの信号の関係を示す図、第４図は本発明を実施す
るための回路を示す図である。 ｊ７・・・被テス１〜・カード、４ｏ・・・・線形フィ
ートバンク・シフ１〜・レジスタ、４１・・・・スター
１−・パルス検出装置、４２・・・・カウンタ、４３・
・・・システｔトクロツク、４４・・・クロック・シー
１〜数スイッチ、４５・・・・レジスタ、４６・・・・
ピッ１−・カウント・レジスタ、４７・・・ピッ１〜・
カラン１〜・スイッチ、４８・・・・ゲート回路。 Ｄに− ＦＩＧ、 ３ ＤＡＩＡ Ｆ Ｏｌ ２ ３ ’ｌ ５
ｎＳ＋、 ロＩｔｓ
Ｏｌ’２３４５ ―ＦＩＧ、 ４
Claims (1)
- 【特許請求の範囲】 下記（イ）ないしくハ）の構成を有するサイクリック・
コード発生装置を含むシグネチャ分析装置。 （イ）被テスト・デバイスによって生じたテスト出力デ
ータ流の開始点を感知し、上記サイクリック・コード発
生装置による−に記出力データ流の受領を開始させるス
ター１−・パルスを生じる検出手段、 （ロ）」ニ記サイクリック・コード発生装置へ」二記テ
スト出力データ流をクロッキングするために、」二記テ
ス］・出力データ流における１データ・ピッ１〜・セル
あたり一個宛パルス信号を発生するクロック手段、 （ハ） 上記テス１へ出力データ流に於けるビットの数
のカウントが終了した時に、上記サイクリック・コード
発生装置による上記出力データ流の受領が行なわれない
様にするためのストップ・パルスを発生する信号発生手
段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/451,506 US4534030A (en) | 1982-12-20 | 1982-12-20 | Self-clocked signature analyzer |
| US451506 | 1982-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116066A true JPS59116066A (ja) | 1984-07-04 |
| JPH0210389B2 JPH0210389B2 (ja) | 1990-03-07 |
Family
ID=23792496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58172343A Granted JPS59116066A (ja) | 1982-12-20 | 1983-09-20 | シグネチヤ分析装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4534030A (ja) |
| EP (1) | EP0113393B1 (ja) |
| JP (1) | JPS59116066A (ja) |
| DE (2) | DE3382655T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3325247A1 (de) * | 1983-07-13 | 1985-01-24 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Schaltungsanordnung zum testen einer digitalen schaltung |
| US4601034A (en) * | 1984-03-30 | 1986-07-15 | Texas Instruments Incorporated | Method and apparatus for testing very large scale integrated memory circuits |
| US4701917A (en) * | 1984-06-20 | 1987-10-20 | Jones Thomas M | Diagnostic circuit |
| GB2211311A (en) * | 1985-08-01 | 1989-06-28 | Fluke Mfg Co John | Testing electronic circuits |
| DE3687407T2 (de) * | 1985-10-15 | 1993-06-24 | Sony Corp | Logische schaltung mit zusammengeschalteten mehrtorflip-flops. |
| JPS63193237A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | 半導体集積回路装置 |
| US4864570A (en) * | 1987-06-29 | 1989-09-05 | International Business Machines Corporation | Processing pulse control circuit for use in device performing signature analysis of digital circuits |
| US4897842A (en) * | 1987-11-05 | 1990-01-30 | Ampex Corporation | Integrated circuit signature analyzer for testing digital circuitry |
| JPH0244431A (ja) * | 1988-08-05 | 1990-02-14 | Nippon Motoroola Kk | 保護命令取出し装置 |
| US5488615A (en) * | 1990-02-28 | 1996-01-30 | Ail Systems, Inc. | Universal digital signature bit device |
| FR2718244B1 (fr) * | 1994-03-31 | 1996-05-31 | Sextant Avionique | Procédé et dispositif pour la détection de pannes sur des cartes électroniques. |
| US5802073A (en) * | 1994-09-23 | 1998-09-01 | Vlsi Technology, Inc. | Built-in self test functional system block for UTOPIA interface |
| US7103797B1 (en) | 1998-03-30 | 2006-09-05 | Emc Corporation | Resource allocation throttling in remote data mirroring system |
| US6324654B1 (en) * | 1998-03-30 | 2001-11-27 | Legato Systems, Inc. | Computer network remote data mirroring system |
| US7093151B1 (en) * | 2000-09-22 | 2006-08-15 | Cypress Semiconductor Corp. | Circuit and method for providing a precise clock for data communications |
| US7152193B2 (en) * | 2002-08-13 | 2006-12-19 | Lsi Logic Corporation | Embedded sequence checking |
| US7809973B2 (en) * | 2005-11-16 | 2010-10-05 | Cypress Semiconductor Corporation | Spread spectrum clock for USB |
| US8843797B2 (en) | 2012-06-27 | 2014-09-23 | International Business Machines Corporation | Signature compression register instability isolation and stable signature mask generation for testing VLSI chips |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5516294A (en) * | 1978-05-30 | 1980-02-04 | Tektronix Inc | Degital type diagnosising device |
| JPS56137456A (en) * | 1980-02-28 | 1981-10-27 | Solartron Electronic Group | Device for testing digital electronic circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1454574A (fr) * | 1965-10-22 | 1966-02-11 | Siemens Ag | Modulateur par impulsions codées |
| US3678222A (en) * | 1970-11-25 | 1972-07-18 | Stromberg Carlson Corp | Test apparatus for digital repeaters |
| US3843893A (en) * | 1973-07-20 | 1974-10-22 | Hewlett Packard Co | Logical synchronization of test instruments |
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| US4053738A (en) * | 1976-09-27 | 1977-10-11 | Honeywell Information Systems Inc. | Programmable data envelope detector |
| IT1065766B (it) * | 1976-12-31 | 1985-03-04 | Honeywell Inf Systems | Dispositivo compressore di sintomi per la diagnostica di reti logiche integrate,microprocessori e simili |
| JPS53120310A (en) * | 1977-03-30 | 1978-10-20 | Hitachi Ltd | Reception system for start-stop signal |
| US4408272A (en) * | 1980-11-03 | 1983-10-04 | Bell Telephone Laboratories, Incorporated | Data control circuit |
| US4454600A (en) * | 1982-08-25 | 1984-06-12 | Ael Microtel Limited | Parallel cyclic redundancy checking circuit |
-
1982
- 1982-12-20 US US06/451,506 patent/US4534030A/en not_active Expired - Lifetime
-
1983
- 1983-09-13 DE DE8383109032T patent/DE3382655T2/de not_active Expired - Fee Related
- 1983-09-13 EP EP83109032A patent/EP0113393B1/en not_active Expired - Lifetime
- 1983-09-20 JP JP58172343A patent/JPS59116066A/ja active Granted
- 1983-12-01 DE DE8383112054T patent/DE3372291D1/de not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5176040A (en) * | 1974-09-03 | 1976-07-01 | Hewlett Packard Yokogawa | Dejitarukairono shikensochi |
| JPS5516294A (en) * | 1978-05-30 | 1980-02-04 | Tektronix Inc | Degital type diagnosising device |
| JPS56137456A (en) * | 1980-02-28 | 1981-10-27 | Solartron Electronic Group | Device for testing digital electronic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3382655T2 (de) | 1993-08-12 |
| US4534030A (en) | 1985-08-06 |
| EP0113393A3 (en) | 1987-05-27 |
| EP0113393B1 (en) | 1993-02-03 |
| DE3382655D1 (de) | 1993-03-18 |
| DE3372291D1 (en) | 1987-08-06 |
| JPH0210389B2 (ja) | 1990-03-07 |
| EP0113393A2 (en) | 1984-07-18 |
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