JPS5911589A - バブルメモリ用検出器回路 - Google Patents
バブルメモリ用検出器回路Info
- Publication number
- JPS5911589A JPS5911589A JP57118554A JP11855482A JPS5911589A JP S5911589 A JPS5911589 A JP S5911589A JP 57118554 A JP57118554 A JP 57118554A JP 11855482 A JP11855482 A JP 11855482A JP S5911589 A JPS5911589 A JP S5911589A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- level
- vth
- threshold level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0866—Detecting magnetic domains
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバブルメモリチップの検出出力信号を処理する
回路に係り、特に周囲温度、回転磁界の変動などにより
、′０”レベルが変動する信号処理に適した検出信号処
理回路に係わるものである。
回路に係り、特に周囲温度、回転磁界の変動などにより
、′０”レベルが変動する信号処理に適した検出信号処
理回路に係わるものである。
バブルメモリ素子において、０．５〜４μｍ径のバブル
は第１図に示す形状の）く−マロイ素片１を用いた転送
路に、面内に回転する４０〜６００ｅの磁界５を加えて
移動する。バブルを安定に存在させるために、磁性膜面
と垂直に１００〜６０００ｅの直流バイアス磁界を加え
る必要がある。バブルが存在する状態を１″、存在しな
い状態を０”として情報の記憶を行う。このメモリ素子
の構成については、たとえば１９７６年に発行された、
ＩＥＥＥ ＴＲＡＮＡＣＴＩＯＮＳ ＯＮ ＭＡＧＮＥ
ＴＩＣ８第１２巻第６号６１４〜６１７頁にその構成が
示されている。この形成のメモＩＪ ｇ子において、検
出器はシェブロン型転送路を、バブルが転送する紙面上
の下から上の方向と直交する方向に複数個並べた拡大器
２、および拡大器と同じ構成のシェブロン転送路を横方
向にパーマロイバーで′醒気的に接続した、検出線３．
４から構成している。転送路１から回転磁界５により駆
動され、下から上へと進んできたバブルは拡大器２によ
り、転送方向と直交する方向に広げられる。この広げら
れたバブルは、検出線３．４を通過するときに、検出線
３，４の磁化状態を変える。検出線３，４は転送路と同
じパーマロイにより構成しているので、パーマロイの磁
気抵抗効果によシ、検出＃ｊ！３．４の抵抗値が変化す
る。この変化は、第２図に示すごとく、検出線３，４に
直流定電流源６，７を接続して定電流を印加することに
より、検出線３゜４０両端の電圧変化信号として取り出
すことができる。
は第１図に示す形状の）く−マロイ素片１を用いた転送
路に、面内に回転する４０〜６００ｅの磁界５を加えて
移動する。バブルを安定に存在させるために、磁性膜面
と垂直に１００〜６０００ｅの直流バイアス磁界を加え
る必要がある。バブルが存在する状態を１″、存在しな
い状態を０”として情報の記憶を行う。このメモリ素子
の構成については、たとえば１９７６年に発行された、
ＩＥＥＥ ＴＲＡＮＡＣＴＩＯＮＳ ＯＮ ＭＡＧＮＥ
ＴＩＣ８第１２巻第６号６１４〜６１７頁にその構成が
示されている。この形成のメモＩＪ ｇ子において、検
出器はシェブロン型転送路を、バブルが転送する紙面上
の下から上の方向と直交する方向に複数個並べた拡大器
２、および拡大器と同じ構成のシェブロン転送路を横方
向にパーマロイバーで′醒気的に接続した、検出線３．
４から構成している。転送路１から回転磁界５により駆
動され、下から上へと進んできたバブルは拡大器２によ
り、転送方向と直交する方向に広げられる。この広げら
れたバブルは、検出線３．４を通過するときに、検出線
３，４の磁化状態を変える。検出線３，４は転送路と同
じパーマロイにより構成しているので、パーマロイの磁
気抵抗効果によシ、検出＃ｊ！３．４の抵抗値が変化す
る。この変化は、第２図に示すごとく、検出線３，４に
直流定電流源６，７を接続して定電流を印加することに
より、検出線３゜４０両端の電圧変化信号として取り出
すことができる。
これらの検出線の抵抗値は、バブルを駆動する回転磁界
によって変化する雑音成分を持つ。この成分は回転磁界
周波数の２倍の周波数で変化する。
によって変化する雑音成分を持つ。この成分は回転磁界
周波数の２倍の周波数で変化する。
また、構出＠８，９上には、回転磁界を発生するコイル
から静電誘導および電磁誘導雑音を受ける。
から静電誘導および電磁誘導雑音を受ける。
これらの雑音を除去するためには、検出線３，４の信号
を差動アンプ１０に入力し、両者の差を取り出し、かつ
１０〜１００倍程度増幅する。プリアンプ１０の出力は
第３図（ａ）に示すごとく、バブルが存在する場合には
１２、存在しない場合は１３の信号波形となる。この信
号を比較器１１に入力し、リードストローブ（Ｒ８ＴＢ
）１４の位相において、スレシホールドレベル（ＶＴＲ
） １５ ｘシ大か小かを判定する。
を差動アンプ１０に入力し、両者の差を取り出し、かつ
１０〜１００倍程度増幅する。プリアンプ１０の出力は
第３図（ａ）に示すごとく、バブルが存在する場合には
１２、存在しない場合は１３の信号波形となる。この信
号を比較器１１に入力し、リードストローブ（Ｒ８ＴＢ
）１４の位相において、スレシホールドレベル（ＶＴＲ
） １５ ｘシ大か小かを判定する。
この検出線の信号は、回転磁界振幅、周囲温度に従って
変化する。また、チップ作製プロセスの条件のずれによ
りばらつきを持つ。また、回転磁界コイルからの静電誘
導、電磁誘導雑音もそれぞれのモジュールによって異な
る。従ってプリアンプ１０の出力は、第３図（ｂ）、
（ｃ）のごとくレベル変動を生じる。第３図（ｂ）、
（Ｃ）においてそれぞれ”０″に対応する信号は１７，
１９、１”に対応する信号は１６．１８である。このよ
うなレベル変動は、プリアンプを構成する回路の温度特
性、電源電圧変動によっても生じる。第３図（ｂ）、
（Ｃ）の場合には、スレシホールドレベルを第３図（ａ
）の１５のレベルに設定しておくと、誤動作を生じ、（
ｂ）の場合には２０、（ｃ）の場合には２１のレベルに
設定する必要がある。
変化する。また、チップ作製プロセスの条件のずれによ
りばらつきを持つ。また、回転磁界コイルからの静電誘
導、電磁誘導雑音もそれぞれのモジュールによって異な
る。従ってプリアンプ１０の出力は、第３図（ｂ）、
（ｃ）のごとくレベル変動を生じる。第３図（ｂ）、
（Ｃ）においてそれぞれ”０″に対応する信号は１７，
１９、１”に対応する信号は１６．１８である。このよ
うなレベル変動は、プリアンプを構成する回路の温度特
性、電源電圧変動によっても生じる。第３図（ｂ）、
（Ｃ）の場合には、スレシホールドレベルを第３図（ａ
）の１５のレベルに設定しておくと、誤動作を生じ、（
ｂ）の場合には２０、（ｃ）の場合には２１のレベルに
設定する必要がある。
本発明は、検出出力波形のレベル変動に対応してスレシ
ホールドレベルを設定し、以上の様な問題を解消しよう
とするものである。すなわち、以上述べたレベル変動の
原因となる要素は、すべて数秒以上の時定数を有してい
る。従って、慣用信号を処理する回路において、検出線
に１０′”に対応する読み取り信号だけが発生する時期
に、検出線信号の”Ｏ”、”１”を判定する基準レベル
を、検出出力波形に応じて設定する回路を付加すること
によシ、上記の問題点を取り除くことができる。
ホールドレベルを設定し、以上の様な問題を解消しよう
とするものである。すなわち、以上述べたレベル変動の
原因となる要素は、すべて数秒以上の時定数を有してい
る。従って、慣用信号を処理する回路において、検出線
に１０′”に対応する読み取り信号だけが発生する時期
に、検出線信号の”Ｏ”、”１”を判定する基準レベル
を、検出出力波形に応じて設定する回路を付加すること
によシ、上記の問題点を取り除くことができる。
以下実施例により詳細に説明する。
実施例１
本発明の一実施例は第４図に示す構成をとる。
検出線３，４、定電流源６，７、差動アンプ１０および
比較器１１は、第２図の場合とまったく同一のものを使
用する。スレシホールドレベル電圧発生回路２２は、比
較器１１の出力によシ、′０”の情報に対応するｄみ取
り信号だけが発生する時期ニ、スレシホールドレベル信
号の設定を行い、データに対応するバブル列による信号
が発生する時期には、このスレシホールドレベルを一定
値に保持する機能を持つ。制御回路２３は、′０”の情
報に対応する読み取シ信号が発生する時期であるか、デ
ータに対応するバブル列による信号が発生する時期であ
るかにより、スレシホールドレベル発生回路２２および
アントゲ−）２４．２５を声１ｊ御する。第４図の回路
の動作を、第５図によりさらに詳細に説明する。スレシ
ホールドレベル設定期間の最初に、制御回路２３の出力
Ｃ０ＮＴはＬ”レベルに設定され、また２３の出カＲ，
Ｅ８ＥＴパルスがスレシホールドレベル設定回路２２に
入力される。この結果、２２の出力ＶＴＨは初期値に設
定される。このＶ Ｔ Ｒの初期値は、周囲温度、電源
電圧変動などの要因による。“０”の情報に対応する読
み取シ信号に対応する１ｏの出力がとる最小レベル以下
に設定しておく。従って、とのスレシホールドレベルで
は比較器１１の出力ＣＱ Ｕ Ｔは必ずＨ″になる。Ｃ
０ＵＴはゲート２５を通して２２に入力される。２２で
はこのパルスに応じて出力ＶＴＨをΔＶ（あらがしめ設
定した変位）だけ上昇させる。新たに設定したＶＴＨに
より同じ動作をくり返す。この動作を複数回実行すると
、ｖＴＨに、”０”の情報に対応する読み取り信号に対
応する１ｏの出方より大きくなる。第６図では８回目の
動作（ＶＴＨを初期値から７・ΔＶだけ上げた状態）で
、この状態に到達する。この後はＣ０ＵＴが出力されな
いので、ＶＴＲは一定レベルに保持される。スレシホー
ルドレベル設定期間の最後には、ＳＥＴノくルスを２３
から２２に入力する。このパルスは２３の回路構成によ
り１１固でも複数個でもよい。ＳＥＴノくルスは、２２
の出力ＶＴＨを必要な値、ΔＶ／たけ上昇させる。ΔＶ
′は１０の出力で換算した、”０”に対応する絖み取り
信号レベルと、′１”に対応する読み取り信号レベルと
の差の２０〜８０％程度の値に設定する。ΔＶ′の設定
は、検出線の信号の性質から判断し、あらかじめ設定し
ておく。以上の過程により設定したスレシホールドレベ
ルＶ Ｔ Ｒを保持しておき、次の読み出し動作を実行
する。この期間の動作は、第２図に示した従来のセンス
回路と同様であり、リードストローブパルスＲＳ Ｔ
Ｂの位相において、プリアンプｌＯの出力とスレシホー
ルドレベルＶＴＨの大小を比較して、読み出し動作ＲＤ
ＡＴＡを出力する。
比較器１１は、第２図の場合とまったく同一のものを使
用する。スレシホールドレベル電圧発生回路２２は、比
較器１１の出力によシ、′０”の情報に対応するｄみ取
り信号だけが発生する時期ニ、スレシホールドレベル信
号の設定を行い、データに対応するバブル列による信号
が発生する時期には、このスレシホールドレベルを一定
値に保持する機能を持つ。制御回路２３は、′０”の情
報に対応する読み取シ信号が発生する時期であるか、デ
ータに対応するバブル列による信号が発生する時期であ
るかにより、スレシホールドレベル発生回路２２および
アントゲ−）２４．２５を声１ｊ御する。第４図の回路
の動作を、第５図によりさらに詳細に説明する。スレシ
ホールドレベル設定期間の最初に、制御回路２３の出力
Ｃ０ＮＴはＬ”レベルに設定され、また２３の出カＲ，
Ｅ８ＥＴパルスがスレシホールドレベル設定回路２２に
入力される。この結果、２２の出力ＶＴＨは初期値に設
定される。このＶ Ｔ Ｒの初期値は、周囲温度、電源
電圧変動などの要因による。“０”の情報に対応する読
み取シ信号に対応する１ｏの出力がとる最小レベル以下
に設定しておく。従って、とのスレシホールドレベルで
は比較器１１の出力ＣＱ Ｕ Ｔは必ずＨ″になる。Ｃ
０ＵＴはゲート２５を通して２２に入力される。２２で
はこのパルスに応じて出力ＶＴＨをΔＶ（あらがしめ設
定した変位）だけ上昇させる。新たに設定したＶＴＨに
より同じ動作をくり返す。この動作を複数回実行すると
、ｖＴＨに、”０”の情報に対応する読み取り信号に対
応する１ｏの出方より大きくなる。第６図では８回目の
動作（ＶＴＨを初期値から７・ΔＶだけ上げた状態）で
、この状態に到達する。この後はＣ０ＵＴが出力されな
いので、ＶＴＲは一定レベルに保持される。スレシホー
ルドレベル設定期間の最後には、ＳＥＴノくルスを２３
から２２に入力する。このパルスは２３の回路構成によ
り１１固でも複数個でもよい。ＳＥＴノくルスは、２２
の出力ＶＴＨを必要な値、ΔＶ／たけ上昇させる。ΔＶ
′は１０の出力で換算した、”０”に対応する絖み取り
信号レベルと、′１”に対応する読み取り信号レベルと
の差の２０〜８０％程度の値に設定する。ΔＶ′の設定
は、検出線の信号の性質から判断し、あらかじめ設定し
ておく。以上の過程により設定したスレシホールドレベ
ルＶ Ｔ Ｒを保持しておき、次の読み出し動作を実行
する。この期間の動作は、第２図に示した従来のセンス
回路と同様であり、リードストローブパルスＲＳ Ｔ
Ｂの位相において、プリアンプｌＯの出力とスレシホー
ルドレベルＶＴＨの大小を比較して、読み出し動作ＲＤ
ＡＴＡを出力する。
この動作において、Ｃ０ＮＴ信号はＩ（”レベルに保持
し、ゲート２４を開いておく。
し、ゲート２４を開いておく。
以上の回路動作の説明から明らかなように、この回路で
は、スレシホールドレベルを読み出し動作期間の直前に
、０”に対応する読み出し信号レベルに応じたｉ適値に
設定できる。従って周囲温度、電源電圧変動のごとく、
秒以上の時定数を持つ読み取シ信号レベルの変動要因に
よる、第３図に示した、プリアンプ１０の出力変動によ
るスレシホールドレベルマージンの減少を防止すること
ができる。
は、スレシホールドレベルを読み出し動作期間の直前に
、０”に対応する読み出し信号レベルに応じたｉ適値に
設定できる。従って周囲温度、電源電圧変動のごとく、
秒以上の時定数を持つ読み取シ信号レベルの変動要因に
よる、第３図に示した、プリアンプ１０の出力変動によ
るスレシホールドレベルマージンの減少を防止すること
ができる。
実施例２
本発明を、パルス駆動センス回路に用いた例を第６図に
示す。定電流源６，７と検出線３，４の間に、スイッチ
ング回路２６．２７を挿入し、検出線電流を数百ｎ５Ｂ
８〜数μ（６）幅のパルスとする。
示す。定電流源６，７と検出線３，４の間に、スイッチ
ング回路２６．２７を挿入し、検出線電流を数百ｎ５Ｂ
８〜数μ（６）幅のパルスとする。
この方法をとると、検出線電流のデユーティを下げる′
ことにより、検出線の発熱を下げ、検出出力を大きくで
きる。この効果については、特開昭４８−１３０３９お
よびＡＩＰ ＣｏｎｆｅｒｅｎｃｅＰｒｏｃｅｅｄｉｎ
ｇｓ Ａ ２４ ｐ ５４７ ” Ｓｏｍｅ Ａｓｐ
ｅｃｔｓｏｆ ｐｅｒｍａｌｌｏｙ Ｃｈｅｖｒｏｎ
５ｔｒｉｐ Ｄｅｔｅｃｔｏｒ″に述べられている。第
６図のセンス回路では、検出線３．４に生じる数Ｖ〜Ｉ
ＯＶ程度のパルス電圧を抑制し、このパルス電圧に重な
る数ｍＶの検出出力を取り出す機能が必要である。従っ
て検出線３，４の抵抗値が６００Ω±１．０Ωのばらつ
きを持つとすると、１０ｍＡのパルス電流印加時に生じ
るパルス電圧振幅の差は最大２００ｍＶと大きい。従っ
てプリアンプ１０が飽和し、検出信号を取り出すことが
できない。そこで第６図のととくスレシホールドレベル
設定回路２２を検出線４の接地側に接続し、この電圧差
を補償する方式をとった。この回路の動作は、第４図の
回路とまったく同じであシ、第５図に示したシーケンス
をとる。
ことにより、検出線の発熱を下げ、検出出力を大きくで
きる。この効果については、特開昭４８−１３０３９お
よびＡＩＰ ＣｏｎｆｅｒｅｎｃｅＰｒｏｃｅｅｄｉｎ
ｇｓ Ａ ２４ ｐ ５４７ ” Ｓｏｍｅ Ａｓｐ
ｅｃｔｓｏｆ ｐｅｒｍａｌｌｏｙ Ｃｈｅｖｒｏｎ
５ｔｒｉｐ Ｄｅｔｅｃｔｏｒ″に述べられている。第
６図のセンス回路では、検出線３．４に生じる数Ｖ〜Ｉ
ＯＶ程度のパルス電圧を抑制し、このパルス電圧に重な
る数ｍＶの検出出力を取り出す機能が必要である。従っ
て検出線３，４の抵抗値が６００Ω±１．０Ωのばらつ
きを持つとすると、１０ｍＡのパルス電流印加時に生じ
るパルス電圧振幅の差は最大２００ｍＶと大きい。従っ
てプリアンプ１０が飽和し、検出信号を取り出すことが
できない。そこで第６図のととくスレシホールドレベル
設定回路２２を検出線４の接地側に接続し、この電圧差
を補償する方式をとった。この回路の動作は、第４図の
回路とまったく同じであシ、第５図に示したシーケンス
をとる。
以上のごとく、本発明におけるスレシホールドレベル設
定回路は、０”の読み取り信号が発生する期間において
、検出信号の０”、１”を判定する回路の出力に応じて
制御され、最適なスレシホールドレベル電圧を発生する
ことができる。
定回路は、０”の読み取り信号が発生する期間において
、検出信号の０”、１”を判定する回路の出力に応じて
制御され、最適なスレシホールドレベル電圧を発生する
ことができる。
こノ結果、スレシホールドレベルの調整が不要でアリ、
カつスレシホールドレベルマージンの広いセンス回路を
提供することができる。本発明の回路は、バブルメモリ
のセンス回路に限らず、データの読み出しの前に６０”
に対応する読み取シ信号が発生する回路の信号処理に適
用できる。
カつスレシホールドレベルマージンの広いセンス回路を
提供することができる。本発明の回路は、バブルメモリ
のセンス回路に限らず、データの読み出しの前に６０”
に対応する読み取シ信号が発生する回路の信号処理に適
用できる。
第１図は、バブルメモリ検出器を示し、２が拡大器、３
．４が検出線である。第２図は従来のセンス回路を説明
する図であシ、６，７は定電流源、１０は差動アンプ、
１１はコンパレータである。 第３図は、温度、電源電圧変動による検出出力の変動を
示す図である。第４図は本発明によるセンス回路を示す
図であシ、２２はスレシホールドレベル発生回路、２３
は制御回路、２４．２５はアンドゲートである。第５図
は、第４図の動作を示す図である。第６図はパルス駆動
センス回路に本発明を適用した実施例を示す図であ、９
．２６゜第 １ 図 （ 第 ３ 図 葛４図
．４が検出線である。第２図は従来のセンス回路を説明
する図であシ、６，７は定電流源、１０は差動アンプ、
１１はコンパレータである。 第３図は、温度、電源電圧変動による検出出力の変動を
示す図である。第４図は本発明によるセンス回路を示す
図であシ、２２はスレシホールドレベル発生回路、２３
は制御回路、２４．２５はアンドゲートである。第５図
は、第４図の動作を示す図である。第６図はパルス駆動
センス回路に本発明を適用した実施例を示す図であ、９
．２６゜第 １ 図 （ 第 ３ 図 葛４図
Claims (1)
- １．２つのバブル検出素子の出力を差動増幅する差動ア
ンプと、該差動アンプの出力と基準レベルとを比較する
比較器と、ノ（プルが該検出素子上に存在しない時期に
前記基準レベルを変化させて前記比較器の出力変化を検
知し、その時の基準レベルをもとにバブルメモリ読出し
時の基準レベルを決定する基準レベル決定手段とを含む
バブルメモリ用検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118554A JPS5911589A (ja) | 1982-07-09 | 1982-07-09 | バブルメモリ用検出器回路 |
| US06/511,334 US4538242A (en) | 1982-07-09 | 1983-07-06 | Signal processing circuit for magnetic bubble memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118554A JPS5911589A (ja) | 1982-07-09 | 1982-07-09 | バブルメモリ用検出器回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911589A true JPS5911589A (ja) | 1984-01-21 |
Family
ID=14739456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57118554A Pending JPS5911589A (ja) | 1982-07-09 | 1982-07-09 | バブルメモリ用検出器回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4538242A (ja) |
| JP (1) | JPS5911589A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7025911B2 (en) | 2002-09-13 | 2006-04-11 | Freund Corporation | Manufacturing method for oral quick-dissolving seamless capsule |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829476A (en) * | 1987-07-28 | 1989-05-09 | Honeywell Inc. | Differential magnetoresistive memory sensing |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4179750A (en) * | 1978-04-13 | 1979-12-18 | Burroughs Corporation | Magnetic bubble type D/A converter |
| US4318186A (en) * | 1980-06-23 | 1982-03-02 | Bell Telephone Laboratories, Incorporated | Magnetic bubble memory with detector |
-
1982
- 1982-07-09 JP JP57118554A patent/JPS5911589A/ja active Pending
-
1983
- 1983-07-06 US US06/511,334 patent/US4538242A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7025911B2 (en) | 2002-09-13 | 2006-04-11 | Freund Corporation | Manufacturing method for oral quick-dissolving seamless capsule |
Also Published As
| Publication number | Publication date |
|---|---|
| US4538242A (en) | 1985-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11260066A (ja) | 強誘電体メモリセルをもったメモリ及び強誘電体メモリセルの読出し方法 | |
| US4085427A (en) | Transducer positioning system | |
| US4164781A (en) | Track servoing system using signals from tunnel erase heads | |
| US4979189A (en) | Self-timing qualification channel | |
| JPS5911589A (ja) | バブルメモリ用検出器回路 | |
| JPS58154957A (ja) | デジタルデ−タ検知回路 | |
| JPS59135685A (ja) | パルス駆動検出用センス回路 | |
| US6952316B2 (en) | Open head detection circuit and method in a voltage or current mode driver | |
| JP2000251208A (ja) | 磁気書込ヘッドのコイルを駆動する方法及び装置 | |
| US6219194B1 (en) | MR head read amplifier with improved write to read recovery time | |
| US6490112B1 (en) | Supply and method for providing differential positive supply voltages to a load with reduced common mode voltages | |
| EP0594138B1 (en) | Multi-track magnetic signal reproducing apparatus | |
| US6172548B1 (en) | Input stage with reduced transient time for use in multiplexing transducers that require a switched DC bias | |
| JP2002123903A (ja) | メモリディスクへ差動的に書込を行う方法 | |
| US4805146A (en) | Soft write apparatus and method for nondestructive readout core memory | |
| JPS58224495A (ja) | パルス駆動センス回路 | |
| US6510012B1 (en) | High-speed CMOS buffer circuit with programmable quadratic transfer function | |
| JPS5816550B2 (ja) | 磁気バブル検出回路 | |
| US6707623B2 (en) | Circuit device for restoring the symmetry of an analog signal originated by the reading of data from magnetic supports | |
| US3723984A (en) | Storage device for the storage of word-organized information | |
| KR810001727B1 (ko) | 자기매체(磁氣媒體)의 식별장치(識別裝置) | |
| US3337859A (en) | Read amplifier baseline stabilization | |
| JPS58189804A (ja) | 磁気抵抗効果素子を用いたヘツドのバイアス方式 | |
| US3474420A (en) | Magnetic thin film data storage unit in a bridge-like arrangement | |
| JPS622361B2 (ja) |